FPGA应用设计案例现代电子技术综合实验.pdf

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1、现代电子技术综合实验现代电子技术综合实验（设计案例演示设计案例演示2 2）-16秒定时器的设计 设计要求设计一个具有开始功能的16秒定时器。当按下开始键后，定时器从预定的16秒开始递减，同时驱动一个LED指示灯被点亮，两个数码管显示递减的时间；当减到0时定时器停止计时，LED灯熄灭，数码管显示0秒的时间。已知系统时钟48MHz,管脚N9;LED1低电平点亮,管脚C7;按键高电平触发,KEY-1管脚E6；数码管共阳低电平驱动、其段位管脚配表如下：设计要求与方案设计要求与方案Dig-1Dig-2Dig-3Dig-4Dig-5Dig-6Dig-7Dig-8N13M13L13K13J13J12H13G

2、13Seg_aSeg_bSeg_cSeg_dSeg_eSeg_fSeg_gSeg_dpB12A11C11C10A10B10A9C9 方案分频器48MHz1Hz定时倒计数器七段译码器设计要求与方案设计要求与方案数据选择反相器Seg(6:0)dig(1)dig(0)D(3:0)D0(3:0)D10(3:0)显示驱动模块计数模块分频模块 设计方法：自顶向下1KHzKey1Led 分频器主要进程设计原理设计原理process(clkin)variable q:integer range 1 to 24000000:=1;variable p:integer range 1 to 24000:=1;be

3、ginif clkinevent and clkin=1 then if q=24000000 then q:=1;clk_1hz=not clk_1hz;elseq:=q+1;end if;if p=24000 then p:=1;clk_1khz=not clk_1khz;elsep:=p+1;end if;end if;end process;clk1hz=clk_1hz;clk1khz=clk_1khz;定时倒计数器主要进程设计原理设计原理process(clk1hz,key1)beginif key1=1 thencnt10=0001;cnt0=0110;led=0;elseif c

4、lk1hzevent and clk1hz=1 then if cnt0/=0 then cnt0=cnt0-1;elseif cnt10/=0 thencnt0=1001;cnt10=cnt10-1;elsecnt0=0000;cnt10=0000;led=1;end if;end if;end if;end if;end process;data0=cnt0;data10 data data=data10;end case;end process;seg=0000001 when data=0000 else1001111 when data=0001 else0010010 when d

5、ata=0010 else0000110 when data=0011 else1001100 when data=0100 else0100100 when data=0101 else0100000 when data=0110 else0001111 when data=0111 else0000000 when data=1000 else0000100 when data=1001 else1111111;dig(0)=clk1khz;dig(1)=not clk1khz;有缘学习更多+谓y g d 3 0 7 6 或关注桃报：奉献教育（店铺）系统管脚配置表设计原理设计原理NET clk_48mhz LOC=N9;NET dig0 LOC=N13;NET dig1 LOC=M13;NET key1 LOC=E6;NET led1 LOC=C7;NET seg0 LOC=A9;NET seg1 LOC=B10;NET seg2 LOC=A10;NET seg3 LOC=C10;NET seg4 LOC=C11;NET seg5 LOC=A11;NET seg6 LOC=B12;