时序约束学习.pptx

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1、1 约束的分类时序约束：规范设计的时序行为，表达设计者期望满足的时序要求，指导综合和布局布线阶段的优化算法等。区域与位置约束：用于指定芯片I/O管脚位置以及指导实现工具在芯片指定的物理区域进行布局布线。其它约束：泛指目标芯片型号、电气特性等约束属性。第1页/共48页2 时序约束与时序分析基础 时序约束的概念：时序约束主要包括周期约束（FFS到FFS，即触发器到触发器）和偏移约束（IPAD到FFS、FFS到OPAD）以及静态路径约束（IPAD到OPAD）等3种。附加时序约束的一般策略是先附加全局约束，然后对快速和慢速例外路径附加专门约束。附加全局约束时，首先定义设计的所有时钟，对各时钟域内的同步

2、元件进行分组，对分组附加周期约束，然后对FPGA/CPLD输入输出PAD附加偏移约束、对全组合逻辑的PAD TO PAD路径附加约束。附加专门约束时，首先约束分组之间的路径，然后约束快、慢速例外路径和多周期路径，以及其他特殊路径。第2页/共48页时序约束的基本作用提高设计的工作频率：通过附加约束可以控制逻辑的综合、映射、布局和布线，以减小逻辑和布线延时，从而提高工作频率。获得正确的时序分析报告：FPGA设计平台都包含静态时序分析工具，利用这类工具可以获得映射或布局布线后的时序分析报告，从而对设计的性能做出评估。指定FPGA/CPLD引脚位置与电气标准 1 可编程特性使电路板设计加工和FPGA设

3、计可以同时进行，而不必等FPGA引脚位置完全确定，从而节省了系统开发时间 2 通过约束还可以指定IO引脚所支持的接口标准和其他电气特性 第3页/共48页时序约束路径时序约束主要围绕4种时序路径来进行设置：从输入端口到寄存器从寄存器到寄存器从寄存器到输出从输入到输出的纯组合逻辑。1、时钟定义主要对时钟的周期、占空比、抖动和延迟进行描述。2、输入延迟的设定这种路径的约束是为了让FPGA设计工具能够尽可能的优化从输入端口到第一级寄存器之间的路径延迟，使其能够保证系统时钟可靠的采到从外部芯片到FPGA的信号。约束名称：inputdelay。第4页/共48页约束条件的影响主要有4个因素：外部芯片的Tco

4、，电路板上信号延迟Tpd，FPGA的Tsu,时钟延迟Tclk.Tco 的参数通常需要查外部芯片的数据手册。计算公式：inputdelay=Tco+Tpd+Tsu-Tclk.FPGA的Tsu也需要查FPGA芯片的手册。FPGA速度等级不同，这个参数也不同。Tpd和Tclk需要根据电路板实际的参数来计算。通常，每10cm的线长可以按照1ns来计算.例如：系统时钟100MHz,电路板上最大延迟2ns,时钟最大延迟1.7ns,Tco3ns,FPGA的Tsu为0.2ns.那么输入延迟的值：maxInputdelay=2+3+0.2-1.7=3.5ns.这个参数的含义是指让FPGA的设计工具把FPGA的输

5、入端口到第一级寄存器之间的路径延迟（包括门延迟和线延迟）控制在10ns-3.5ns=6.5ns以内。第5页/共48页3、输出延迟的设定这种路径的约束是为了让FPGA设计工具能够优化FPGA内部从最后一级寄存器到输出端口的路径，确保其输出的信号能够被下一级芯片正确的采到。约束名称：outputdelay约束条件的影响主要有3个因素：外部芯片的Tsu，电路板上信号延迟Tpd，时钟延迟Tclk.Tsu 的参数通常需要查外部芯片的数据手册。计算公式：outputdelay=Tsu+Tpd-Tclk.例如：系统时钟100MHz,电路板上最大延迟2ns,时钟最大延迟1.7ns,Tsu1ns,输出延迟的值：

6、maxoutputdelay=1+2-1.7=1.3ns.这个参数的含义是指让FPGA的设计工具把最后一级寄存器到输出端口之间的路径延迟（包括门延迟和线延迟）控制在10ns-1.3ns=8.7ns以内。第6页/共48页4、寄存器到寄存器延迟的设定这种路径的约束是为了让FPGA设计工具能够优化FPGA内寄存器到寄存器之间的路径，使其延迟时间必须小于时钟周期，这样才能确保信号被可靠的传递。由于这种路径只存在于FPGA内部，通常通过设定时钟频率的方式就可以对其进行约束。对于更深入的优化方法，还可以采用对寄存器的输入和寄存器的输出加入适当的约束，来使逻辑综合器和布线器能够对某条路径进行特别的优化。还可

7、以通过设定最大扇出数来迫使工具对其进行逻辑复制，减少扇出数量，提高性能。5、输入端口到输出端口这种路径是指组合逻辑的延迟，指信号从输入到输出没有经过任何寄存器。给这种路径加约束条件，需要虚拟一个时钟，然后通过约束来指定哪些路径是要受该虚拟时钟的约束。第7页/共48页设计中常用的时序概念周期最大时钟频率时钟建立时间时钟保持时间时钟到输出延时管脚到管脚延时Slach时钟偏斜第8页/共48页周期与最大时钟频率Fmax：所设计系统的稳定情况下的最高时钟频率,他是时序分析中最重要的指标，综合表现所设计时序的性能TCLK=TCKO+TLOGIC+TNET+TSETUP TCLK_SKEWTCLK_SKEW

8、=TCD2TCD1其中TCKO为寄存器固有的时钟输出延迟，TLOGIC为同步元件之间的组合逻辑延迟，TNET为网线延迟，TSETUP寄存器固有的建立时间，TCLK_SKEW为时钟偏斜Fmax=1/TCLK第9页/共48页建立时间（Tsu）时钟建立时间就是指时钟到达前，数据和使能已经准备好的最小时间间隔tsu=DataDelayClockDelay+MicrotsuMicrotsu指的是一个触发器内部的建立时间，它是触发器的固有属性，一般典型值小于1ns第10页/共48页时钟保持时间时钟保持时间是只能保证有效时钟沿正确采用的数据和使能信号的最小稳定时间Th=ClockDelayDataDelay

9、+MicroTh其中MicroTh是指寄存器内部的固有保持时间，同样是寄存器的一个固有参数，典型值小于12ns 第11页/共48页时钟到输出延时从时钟信号有效沿到数据有效的时间间隔。tcoClockDelay+Microtco+DataDelayMicortco也是一个寄存器的固有属性，指的是寄存器相应时钟有效沿，将数据送到输出端口的内部时间参数第12页/共48页管脚到管脚延时tpd指输入管脚通过纯组合逻辑到达输出管脚这段路径的延时.特别需要说明的是，要求输入到输出之间只有组合逻辑，才是tpd延时由于CPLD的布线矩阵长度固定，所以常用最大管脚到管脚延时标准CPLD的速度等级。第13页/共48

10、页Clock Skew 指一个同源时钟到达两个不同的寄存器时钟端的时间偏移 第14页/共48页Slack 表示设计是否满足时序的一个称谓，正的slack表示满足时序（时序的余量），负的slack表示不满足时序（时序的欠缺量）。Slack=RequiredclockperiodActualclockperiod第15页/共48页SetupSlack=Slackclockperiod(MicrotCO+DataDelay+MicrotSU)Slack：Setup slack第16页/共48页Slack：hold slackhold slack=(MicrotCO+DataDelay+Microth

11、)-（B-A）第17页/共48页Quartus 工具运行时序分析全编译Processing/start/starttiminganalysis使用Tcl脚本运行时序分析工具第18页/共48页时序分析报告内容Timinganalyzersettings：时序分析设置Timinganalyzersummery：时序分析概要Clocksetup：时钟建立关系Clockhold：时钟保持关系Tsu：输入建立时间Th:输入保持时间Tco：时钟到输出延时Tpd：管脚到管脚延时Minimumtpd&tco：最小tpd和tco第19页/共48页时序分析内容窗口第20页/共48页分析设计在分析报告中，会以升序方

12、式排列出路径的fmax，利用quaruts一些功能分析到更多的信息。在所选的时序路径上，单击鼠标右键，弹出一些查看路径细节的选项。分别是第21页/共48页全局时序约束与个别时序约束全局时序约束即指定工程范围内通用的全局性时序约束。个别时序约束即对特殊的结点、路径、分组、模块指定个别性的时序约束。个别时序约束的优先级高于全局时序约束。QuartusII中常用的设置时序约束的途径：assignment/timingsettings菜单命令assginment/wizard/timingwizard菜单命令assignmnt/assignmenteditor选项在图形界面下完成。前2种方法是全局约束

13、，后1中做个别约束，另外还可以通过修改.qsf文件来实现第22页/共48页指定全局时序约束时序驱动的编译全局时钟设置全局的I/O时序设置时序分析和报告选项时序向导第23页/共48页时序驱动的编译将编绎器设置为时序驱动编绎，即是指让编绎过程尽量向着满足时序约束方向努力！assignment/settings/fittersetting第24页/共48页全局时钟设置全局时钟设置如果在设计中只有一个全局时钟，或者所有的时钟同频，可以在Quartus2中只设置一个全局时钟约束。assignment/timingsettings第25页/共48页全局的I/O时序设置第26页/共48页时序分析和报告选项第

14、27页/共48页时序分析和报告选项第28页/共48页时序向导在对时序约束设置不熟悉的情况下，可以选择使用向导。Assignment/classictiminganalyserwizards第29页/共48页指定个别时序约束指定个别时钟要求个别时序约束输入最大最小延时输出最大最小延时反相时钟非时钟tCO要求（最大、最小）、tSU要求、tH要求、tPD要求剪除时序路径时序约束的种类单点点到点通配符时序组第30页/共48页指定个别时钟要求时钟分类：独立时钟衍生时钟第31页/共48页指定个别时钟要求独立时钟之间是非相关时钟，而独立时钟和其衍生时钟之间是相关时钟，缺省情况下，QuartusII不分析非相

15、关时钟之间的路径。指定独立时钟要求时，须显式指定该时钟的Fmax和占空比。指定衍生时钟要求时，只需指定衍生时钟相对于产生该衍生时钟的独立时钟的相位差、分频或倍频比等参数。第32页/共48页个别时钟约束一独立时钟设置Assignment/timingsettings，在弹出的窗口中点击individualclocks选项第33页/共48页个别时钟约束一衍生时钟设置第34页/共48页输入最大/最小延时“输入最大延时”约束指定了外部输入路径延时的最差情况。外部延时包含了外部上游器件的tco，加上PCB走线的延时。外部芯片和fpga使用同相位的时钟信号，因此fpga的输入数据的建立时间需要满足：tsu

16、Atclk-inputmaximumdelay“输入最小延时”约束指定了外部输入路径延时的最小情况。fpga的输入数据的建立时间需要满足：thAinputminimumdelay第35页/共48页输入延时第36页/共48页输出最大/最小延时“输出最大延时”约束指定了外部输出路径延时的最差情况。外部延时实际上包含了外部下游器件的tsu，加上pcb走线的延时。tcoBtclk-outputmaximumdelay；tcoBoutputminimumdelay第37页/共48页输出延时第38页/共48页反相时钟第39页/共48页非时钟第40页/共48页其它要求Tco，th，tpd，tsu，都可在as

17、signmenteditor中设置。剪除时序路径：可指定专门的时序路径，将其剪除，使其不在时序报告中出现。第41页/共48页时序约束的种类在约束设置时，可以使用单点点到点通配符时序分组。第42页/共48页单点在一个”输入最大/最小延时“的设置中，如果对输入的管脚进行单点约束，那么这个输入管脚到不同时钟驱动的所有寄存器路径有效。第43页/共48页点到点在一个”输入最大/最小延时“的设置中，如果对“从时钟输入管脚到数据输入管脚”进行点对点约束，那么这个设置对输入管脚到指定时钟驱动的寄存器路径有效。第44页/共48页通配符如果需要约束管脚的建立时间，而且这个管脚驱动多个触发器，可以在约束中使用通配符

18、，对其中一组路径约束。一种：用“*”代替零个或多个字符；另一种：用“？”代替单个字符第45页/共48页时序组Assginment/timegroups第46页/共48页竞争与冒险现象组合电路中，某一输入变量经过不同途径传输后，到达电路中某一汇合点的时间有先有后，这种现象称竞争；由于竞争而使电路输出发生瞬时错误的现象叫做冒险。（也就是由于竞争产生的毛刺叫做冒险）。判断方法：代数法（如果布尔式中有相反的信号则可能产生竞争和冒险现象）；卡诺图：有两个相切的卡诺圈并且相切处没有被其他卡诺圈包围，就有可能出现竞争冒险；实验法：示波器观测；解决方法：1：加滤波电路，消除毛刺的影响；2：加选通信号，避开毛刺；3：增加冗余项消除逻辑冒险。第47页/共48页感谢您的观看！第48页/共48页