数字逻辑组合逻辑电路.pptx

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1、1本章重点本章重点 组合逻辑电路的分析方法和设计方法；常用组合逻辑电路的电路结构和逻辑功能；编码器、译码器、数据选择器的应用；基于Verilog HDL的组合逻辑电路设计方法。第1页/共111页25.1 概述概述 5.1.1 组合逻辑电路的结构和特点5.1.2 组合逻辑电路的分析方法5.1.3 组合逻辑电路的设计方法内容概要第2页/共111页35.1.1 组合逻辑电路的结构和特点组合逻辑电路的结构和特点按照逻辑功能的不同特点，数字电路分为两大类：组合逻辑电路和时序逻辑电路v组合逻辑电路的特点w由逻辑门电路组成w没有反馈电路和存储电路w当时的输出仅由当时的输入决定速度快v组合逻辑电路是将逻辑门以

2、一定的方式组合在一起，使其具有一定逻辑功能的数字电路。v它是一种无记忆电路任一时刻的输出信号仅取决于该时刻的输入信号，而与信号作用前电路原来所处的状态无关。X0X1Xi-1Y0Y1Yj-1组合逻辑电路组合逻辑电路第3页/共111页4组合逻辑电路的表述方法组合逻辑电路的表述方法组合逻辑电路可以用逻辑函数表达式、真值表、卡诺图、逻辑图及波形图分析和表述逻辑函数表达式一般为与或式，但形式不唯一，通过变换可实现用不同门电路组成逻辑图；一定程度上可以直接用于自动设计（如HDL）的描述真值表直观反映变量取值与函数值之间的关系，具有唯一性，有利于自动设计（如HDL）的描述卡诺图过去化简逻辑函数的主要工具，现

3、在几乎已不使用逻辑图直观表示变量之间的逻辑关系，一个逻辑函数表达式可以用不同的逻辑图实现；一般只适于简单电路的描述波形图直观表示输入与输出信号的波形，通过分析波形可以得到真值表第4页/共111页5时序逻辑电路时序逻辑电路如果某逻辑电路任一时刻的输出信号不仅取决于当时的输入信号，而且还取决于电路原来的状态，则称为时序逻辑电路。时序逻辑电路的特点由组合逻辑电路和存储电路两部分组成。具有“记忆”功能任一时刻的输出信号不仅取决于该时刻的输入信号，而且还取决于电路原来的状态，即还与以前的输入有关。X0X1Xi-1Y0Y1Yj-1组合逻辑电路组合逻辑电路存储电路存储电路Q0Ql-1Z0Zk-1第5页/共1

4、11页65.1.2 组合逻辑电路的分析方法组合逻辑电路的分析方法 组合逻辑电路的分析根据给定的组合逻辑电路，通过分析确定其逻辑功能【例例5.1】分析下图电路分析下图电路AB&Y&A BY0 0 00 111 011 10电路功能：电路功能：异或电路异或电路逻辑图逻辑图逻辑表达式逻辑表达式真值表真值表电路功能电路功能化简第6页/共111页75.1.3 组合逻辑电路的设计方法组合逻辑电路的设计方法组合逻辑电路的手工设计方法逻辑抽象确定输入、输出变量，列出真值表写出逻辑函数表达式根据真值表写出逻辑函数的标准表达式逻辑化简用公式化简法或卡诺图化简法化简为最简逻辑函数表达式绘逻辑图根据最简逻辑函数表达式

5、画出原理图逻逻辑辑问问题题逻逻辑辑抽抽象象逻辑表逻辑表达式达式逻辑化简逻辑化简v 组合逻辑电路的设计根据给定的功能要求，采用某种设计方法，得到满足功能要求、且最简单的组合逻辑电路。逻辑图逻辑图第7页/共111页8组合逻辑电路的自动设计方法组合逻辑电路的自动设计方法 基于HDL和EDA工具的组合逻辑电路的设计方法逻辑抽象确定输入、输出变量，列出真值表（复杂系统也可不写出真值表，而直接用HDL的系统级描述方式）HDL编程如用case语句、if-else语句，assign语句写出逻辑表达式根据真值表写出逻辑函数的标准表达式逻逻辑辑问问题题逻逻辑辑抽抽象象HDL编程编程逻辑函数逻辑函数表达式表达式逻辑

6、图逻辑图设设计计输输入入设设计计仿仿真真编编程程下下载载（1）（2）v 有3种途径（1）逻辑抽象HDL编程（系统级描述，如用case语句或if-else语句）（2）逻辑抽象写出逻辑函数表达式HDL编程（算法级描述，assign语句）（3）逻辑抽象写出逻辑函数表达式绘逻辑图（适于简单电路）（3）第8页/共111页9组合逻辑电路的设计方法举例组合逻辑电路的设计方法举例分析余3BCD码由每个8421BCD码加上3得到，直接列出真值表10101111不会在输入端出现，作为约束项（输入变量取值组合不允许出现或不会出现，或者出现与否对输出没有影响，这些取值组合代表的最小项称为约束项）处理，对应输出用x表示

7、【例例5.2】8421BCD码转换为余码转换为余3BCD码的码的码转换器的设计码转换器的设计码码转转换换器器A3A2A1A0B3B2B1B08421BCD余余3BCDA3 A2 A1 A0B3 B2 B1 B0000000110001010000100101001101100100011101011000011010010111101010001011100111001010 xxxx1011xxxx1100 xxxx1101xxxx1110 xxxx1111xxxx 第9页/共111页10HDL编程编程module bcd8421(A,B);input3:0 A;output3:0B;reg

8、3:0 B;always(A)begin case(A)0:B=3;1:B=4;2:B=5;3:B=6;4:B=7;5:B=8;6:B=9;7:B=10;8:B=11;9:B=12;default:B=4hx;endcase endendmodulemodule bcd8421_1(A,B);input3:0 A;output3:0B;reg3:0B;always(A)begin if(A Group”命令，在“Group”窗口中为这组信号命名(如D），设置进制。v也可以用“GroupingUngroup”命令将总线信号展开为单个的节点第75页/共111页用数据选择器设计组合逻辑电路的方法用数

9、据选择器设计组合逻辑电路的方法（1）逻辑抽象u确定输入、输出变量；u定义逻辑状态的含义；u列出真值表。（2）写出逻辑函数表达式u根据真值表写出逻辑函数的标准表达式（3）选定数据选择器器件u若函数有M个输入变量，选择的数据选择器有n位地址输入，则应取Mn+1，以M=n+1时器件的利用最充分可以少用一个地址输入u例如有4个输入变量，可以选择具有3位地址输入的数据选择器（8选1数据选择器），3个输入变量接数据选择器的3位地址输入端，1个输入变量接数据输入端（4）确定输入变量与地址输入端和数据输入端的对应关系u将逻辑函数式化为最小项之和的形式，并与数据选择器输出的逻辑函数式对照比较，确定输入变量与地址

10、输入端和数据输入端的对应关系（5）画出逻辑电路图u根据（4）进行连线，数据选择器的输出端即所设计的逻辑函数76第76页/共111页数据选择器的应用实例数据选择器的应用实例【例5.8】人的血型有A、B、AB、O 等4种。输血时输血者的血型与受血者的血型必须符合下图中用箭头指示的授受关系。试用数据选择器设计一个逻辑电路，判断输血者与受血者的血型是否符合上述规定。BABOABOBAAv提示：可以用两个逻辑变量的4种取值表示输血者的血型；用另外两个逻辑变量的4种取值表示受血者的血型。77第77页/共111页设计思路设计思路解：u确定输入、输出变量，定义逻辑状态的含义u输入变量：以MN的4种状态组合表示

11、输血者的4种血型，并以PQ的4种状态组合表示受血者的4种血型。u输出变量：用Z表示判断结果，Z=0表示符合题目要求，Z=1表示不符合要求。MN(00)(11)(10)(01)OABBAABABOPQ(00)(11)(10)(01)输入信号状态定义78第78页/共111页真值表和输出的逻辑函数表达式真值表和输出的逻辑函数表达式0101100101010101001100110 00 00 00 00 10 10 10 1ZP QM N1101000001010101001100111 01 01 01 01 11 11 11 1ZP QM N列出表示Z与 M、N、P、Q之间逻辑关系的真值表79第

12、79页/共111页逻辑函数与数据选择器的输出对照比较逻辑函数与数据选择器的输出对照比较u取8选1数据选择器74xx151实现上式的逻辑函数u已知8选1数据选择器的输出为u将Z变换成与Y对应的形式80v3个输入变量M、N、P接数据选择器的3位地址输入A2、A1、A0，1个输入变量Q接数据输入。第80页/共111页81电路连接图电路连接图令数据选择器的输入为 思考：如果本例采用HDL实现，应该怎样描述?哪种方法更简单？第81页/共111页825.2.5 数值比较器数值比较器数值比较器是一种关系运算电路，它可以对两个二进制数或二-十进制编码的数进行比较，得出大于、小于和相等的结果。分为“等值”比较器

13、和“量值”比较器，“等值”比较器只检验两个数是否相等；“量值”比较器不但检验两个数是否相等，而且还要检验两个数中哪个为大。1、1位数值比较器位数值比较器1&ABFABFA=BFAB真值表真值表0010FABA BFABFA=BFABCOMPAB用来比较两个一位二进制数大小的电路。第82页/共111页834位数值比较器（位数值比较器（7485）2、4位数值比较器（位数值比较器（7485）IABIA=BIABFABFA=BFABA3A2A1A0B3B2B1B0COMP7485（1）逻辑符号）逻辑符号1 0 0 0 0 11 0 0 0 0 11 0 0 0 0 11 0 0 0 0 1a b c

14、X X XX X XX X XX X XX X XX X XX X X X X Xa b cXXXXXXA0B0A0B1A1B2A2B3A3B3 则AB；若A3B3 则AB3B0，则低位片的输出FAB、FA=B、FAB为100，即高位片的级联输入IAB、IA=B、IAB为100，由功能表的最后一行可以得出，高位片的输出FAB、FA=B、FAB也为100，即AB；同理，若A3A0B3B0，则可推出AB；若A3A0=B3B0，则可推出A=B。100100第85页/共111页86数值比较器（数值比较器（7485）的）的HDL设计设计可以方便地用HDL设计多位数值比较器，而不必用扩展的方法采用if-e

15、lse语句信号定义A3A0和B3B0：两个4位二进制数输入信号；ALBI（即IAB）：A大于B输入信号；ALBO（即FAB）：A大于B输出信号。第86页/共111页877485的的Verilog HDL源程序源程序module CT7485(A3,A2,A1,A0,B3,B2,B1,B0,ALBI,AEBI,AGBI,ALBO,AEBO,AGBO);inputA3,A2,A1,A0,B3,B2,B1,B0,ALBI,AEBI,AGBI;outputALBO,AEBO,AGBO;regALBO,AEBO,AGBO;wire3:0A_SIGNAL,B_SIGNAL;assignA_SIGNAL=A

16、3,A2,A1,A0;/拼接成拼接成4位位wire型向量型向量 assignB_SIGNAL=B3,B2,B1,B0;/拼接成拼接成4位位wire型向量型向量 always begin if(A_SIGNAL B_SIGNAL)begin ALBO=0;AEBO=0;AGBO=1;end else if(A_SIGNAL B_SIGNAL)begin ALBO=1;AEBO=0;AGBO=0;end else/if(A_SIGNAL=B_SIGNAL)可省略可省略 begin ALBO=ALBI;AEBO=AEBI;AGBO=AGBI;end endendmodule第87页/共111页88C

17、T7485.V的时序仿真波形的时序仿真波形v为便于编辑输入波形，对于成组的信号（如A3、A2、A1、A0）可以先将其组合为一个总线信号，再赋值w先在波形编辑器中将信号A3、A2、A1、A0按从上至下的顺序排列（不能弄反！）；w再选中这4个信号，单击右键，在快捷菜单中选择Group；w在Group窗口中键入Group name为“A”，选择Radix为“Hexadecimal”，单击OK。竞争-冒险第88页/共111页895.2.6 奇偶校验器奇偶校验器在数据传输过程中由于信道的干扰，或者在数据记录过程中由于外界的干扰，可能导致传输来的数据或记录的数据与原始数据不完全相同，即数据中的某一位或某几

18、位出现了差错。通过检测原始数据和接收数据中包含“1”的个数是奇数还是偶数，可以初步判断接收到的数据是否有错如果原始数据包含奇数个“1”，而接收数据包含偶数个“1”，则一定有错！奇偶校验就是检测数据中包含“1”的个数是奇数还是偶数。奇偶校验器是采用“奇偶校验”方法来检查数据传输后和数码记录中是否存在错误的一种逻辑电路。广泛用于计算机的内存储器以及磁盘和磁带之类的外部设备中；在通信中也常用到。第89页/共111页904位奇偶校验器位奇偶校验器1、4位奇偶校验器位奇偶校验器2k+1ABCDFODFEV0 11 01 00 11 00 10 11 01 00 10 11 00 11 01 00 10

19、0 0 00 0 0 10 0 1 00 0 1 10 1 0 00 1 0 10 1 1 00 1 1 11 0 0 01 0 0 11 0 1 01 0 1 11 1 0 01 1 0 11 1 1 01 1 1 1FOD FEVA B C D真值表真值表=1=1=11ABCDFODFEV判奇输出端判偶输出端第90页/共111页91“模模2加加”运算运算w奇偶校验器一般由异或门构成，异或运算也称为“模2加”运算只考虑两个二进制数相加后的算术和，而不考虑它们的进位。w当两个（1位）二进制数“模2加”时，若和为1，表示两个数中有奇数个“1”；若和为0，表示有偶数个“1”。w同理，当n个（1位）

20、二进制数“模2加”时，若和为1，表示n个数中有奇数个“1”；若和为0，表示有偶数个“1”。w如果数据的位数较多，则可用塔状级联的异或门构成奇偶校验器。第91页/共111页928位奇偶校验器位奇偶校验器2、8位奇偶校验器位奇偶校验器2k+1ABCDEFGHFODFEV=1=1=1ABCD1FODFEV=1=1=1EFGH=1第92页/共111页93集成集成8位奇偶校验器位奇偶校验器/产生器（产生器（74180）AH中中1的的个数个数EVENODDFEV FOD偶数偶数奇数奇数偶数偶数奇数奇数X XX X1100100011101 00 10 11 00 01 13、集成、集成8位奇偶校验器位奇偶

21、校验器/产生器（产生器（74180）奇偶校验器还有奇偶产生的功能，通常称为奇偶校验器/产生器。常用的集成奇偶校验器/产生器有74xx180、74xx280等。它们还有偶控制输入端EVEN 和奇控制输入端ODD74xx180功能表功能表2k+1ABCDEFGHFODFEVODDEVEN74180ODDEVEN奇控制输入端偶控制输入端EVEN和ODD同时为1或0没有意义第93页/共111页94奇偶校验系统奇偶校验系统奇产生器（发端）奇产生器（发端）奇校验器（收端）奇校验器（收端）若输出FOD=1，FEV=0，表示数据传输正确；若FOD=0，FEV=1，表示数据传输有差错无论D0D7中1的个数为偶数

22、还是奇数，加上片的FOD后，组成9位数据中1的个数一定是奇数2k+1ABCDEFGHFODFEVODDEVEN741802k+1ABCDEFGHFODFEVODDEVEN74180D0D1D2D3D4D5D6D7D0D1D2D3D4D5D6D711传传输输线线FODFEVAH中中1的的个数个数EVENODDFEV FOD偶数偶数奇数奇数偶数偶数奇数奇数X XX X1100100011101 00 10 11 00 01 1若有偶数个11若传输正确1010若传输错误01第94页/共111页95奇偶校验系统的工作原理奇偶校验系统的工作原理w若D0D7中1的个数为偶数，则片的FOD=1；若为奇数，则

23、片的FOD=0w无论D0D7中1的个数为偶数还是奇数，加上片的FOD后，组成9位数据中1的个数一定是奇数片称为奇产生器w若原数据D0D7中有偶数个1，则片的FOD=1，则片 的ODD=1，EVEN=0，传输无误时，片 的FOD=1，FEV=0，表示数据传输正确；若原数据D0D7中有奇数个1，则片的FOD=0，则片 的ODD=0，EVEN=1，在传输无误时，片 的FOD=1，FEV=0，表示数据传输正确。w若传输过程中有一个数据位发生差错，则9位数据中1的个数由奇数变为偶数，片 的FOD=0，FEV=1，表示数据传输有差错。AH中中1的个数的个数EVENODDFEV FOD偶数偶数奇数奇数偶数偶

24、数奇数奇数X XX X1100100011101 00 10 11 00 01 1片片的的ODD=1，EVEN=0第95页/共111页96奇偶校验器（奇偶校验器（74180）的）的HDL设计设计信号定义D0D7（即AH）：8位数据输入端；SE（即EVEN）和SOD（即ODD）：两个控制信号输入端；FE（即FEV）：偶校验输出端，FOD（即FOD）：奇校验输出端。CT74180的元件符号的元件符号D0D7中中1的个数的个数SESODFE FOD偶数偶数奇数奇数偶数偶数奇数奇数X XX X1100100011101 00 10 11 00 01 1真值表真值表分析：输入SE和SOD有4种取值组合，

25、在不同的取值组合下，输出FE和FOD取不同的值适合用case语句描述；当SE、SOD为10和01时，根据D0D7中1的个数为偶数或奇数，FE和FOD又取不同的值适合用if语句描述。第96页/共111页9774180的的Verilog HDL源程序（源程序（1/2）module CT74180(D0,D1,D2,D3,D4,D5,D6,D7,SE,SOD,FE,FOD);/D0D7 对应对应AH input D0,D1,D2,D3,D4,D5,D6,D7,SE,SOD;output FE,FOD;reg FE,FOD;reg FE_SIGNAL;wire7:0 A_SIGNAL;assign A

26、_SIGNAL=D0,D1,D2,D3,D4,D5,D6,D7;根据真值表，采用case语句和if语句直接描述其功能：关键：怎样描述一组输入数据中为1的个数是奇数或偶数？第97页/共111页9874180的的Verilog HDL源程序（源程序（2/2）always(A_SIGNAL or SE or SOD)begin FE_SIGNAL=A_SIGNAL;/异或异或(缩减运算缩减运算)case(SE,SOD)2b00:begin FE=1b1;FOD=1b1;end 2b01:if(FE_SIGNAL=1b0)/有偶数个有偶数个“1”时时 begin FE=1b0;FOD=1b1;end

27、else begin FE=1b1;FOD=1b0;end/有奇数个有奇数个“1”时时 2b10:if(FE_SIGNAL=1b0)/有偶数个有偶数个“1”时时 begin FE=1b1;FOD=1b0;end else begin FE=1b0;FOD=1b1;end/有奇数个有奇数个“1”时时 2b11:begin FE=1b0;FOD=1b0;end endcase end endmodulen个数异或时，若结果为1，表示其中有奇数个“1”；若结果为0，表示有偶数个“1”。D0D7中中1的个数的个数SESODFE FOD偶数偶数奇数奇数偶数偶数奇数奇数X XX X110010001110

28、1 00 10 11 00 01 1第98页/共111页99本章小结（本章小结（1/8）1、组合逻辑电路与时序逻辑电路的区别没有反馈电路和存储电路是一种无记忆电路任一时刻的输出信号仅取决于该时刻的输入信号，而与信号作用前电路原来所处的状态无关。2、组合逻辑电路的表述方法v逻辑函数表达式、真值表、卡诺图、逻辑图及波形图3、组合逻辑电路的分析方法v根据给定的逻辑电路，通过分析确定其逻辑功能。w根据逻辑图写出逻辑函数表达式；利用公式法进行化简，得到最简表达式；写出真值表；根据真值表说明电路的逻辑功能。第99页/共111页100本章小结（本章小结（2/8）4、组合逻辑电路的设计方法根据给定的设计要求设

29、计出相应的组合逻辑电路。组合逻辑电路的手工设计方法（了解即可）逻辑抽象（列出真值表）；写出逻辑函数表达式；逻辑化简；绘逻辑图常用，熟练掌握！v组合逻辑电路的自动设计方法（1）逻辑抽象HDL编程（系统级描述，根据逻辑功能定义直接用case语句或if-else语句描述；或者写出真值表，然后用case语句描述。）（2）逻辑抽象写出逻辑函数表达式HDL编程（算法级描述，assign语句）（3）逻辑抽象写出逻辑函数表达式绘逻辑图（适于简单电路）第100页/共111页101本章小结（本章小结（3/8）5、常用的组合逻辑电路有算术运算电路、编码器、译码器、数据选择器、数值比较器、奇偶校验器等过去考虑到常用组

30、合逻辑电路的特点，为便于使用，一般将它们制成标准化的中规模集成器件。多数集成组合逻辑电路都设置了控制端（使能端），用来控制电路的工作状态（工作或禁止）；作为输出信号的选通信号，实现器件的扩展。Verilog HDL具有多种建模方式（系统级、算法级、RTL级、门级）和功能描述语句（case语句、if语句、assign语句），用来设计组合逻辑电路非常方便、快捷。当组合逻辑电路的输出信号作为后续电路的边沿触发信号时，若存在竞争-冒险（输出有毛刺），则一定要消除！第101页/共111页102本章小结（本章小结（4/8）（1）算术运算电路能完成二进制数算术运算的器件基本单元电路：半加器和全加器 多位加法

31、器串行进位加法器、并行进位加法器（2）编码器（Encoder）v将加在电路若干输入端中的某一个输入端的信号变换成相应的一组二进制代码输出的过程叫做编码。v实现编码功能的数字电路称为编码器。w二进制编码器：用n位二进制代码对M=2n个信号进行编码的电路（如8线-3线编码器）。任何时刻只允许一个输入信号有效wBCD码编码器：用二进制码表示十进制数的编码器（如 8421BCD编码器）。w优先编码器：如有两个或两个以上的输入有效时，只对优先级最高的输入信号进行编码的编码器。第102页/共111页103本章小结（本章小结（5/8）（3）译码器（Decoder）将二进制代码所表示的信息翻译成对应输出的高低

32、电平信号的过程称为译码，实现译码功能的电路称为译码器。变量译码器（二进制译码器）：表示输入变量状态全部组合的译码器。一般称为n线-2n线译码器。常用的有双2线-4线译码器，3线-8线译码器，4线-16线译码器。任何时刻最多只允许1个输出有效码制变换译码器：将输入的二进制代码转换成对应的其他码制输出的译码器。如BCD译码器。显示译码器：将输入代码转换成驱动7段数码显示器各段的电平信号的译码器。二进制译码器应用：实现存储器系统的地址译码，实现组合逻辑函数如果给定一个组合逻辑函数，如何用利用二进制译码器和门电路实现？有灭零控制的多位数码显示系统第103页/共111页104本章小结（本章小结（6/8）

33、（4）数据选择器（Data Selector）从一组输入数据选出其中需要的一个数据作为输出的过程叫做数据选择，具有数据选择功能的电路称为数据选择器。数据选择器又称多路开关（Multiplexer，多路器），常用的有四2选1、双4选1、8选1及16选1数据选择器等。功能地址信号作为控制信号实现数据选择数据输入信号作为控制信号多功能运算电路，实现任意组合逻辑函数代替三态门，实现总线发送控制如果给定一个组合逻辑函数，如何用数据选择器实现？对于一个实际应用题目，如何用数据选择器设计组合逻辑电路？第104页/共111页105本章小结（本章小结（7/8）（5）数值比较器v数值比较器是一种关系运算电路，它可

34、以对两个二进制数或二-十进制编码的数进行比较，得出大于、小于和相等的结果。v分为“等值”比较器和“量值”比较器v常用的有1位数值比较器、4位数值比较器第105页/共111页106本章小结（本章小结（8/8）（6）奇偶校验器奇偶校验就是检测数据中包含“1”的个数是奇数还是偶数。奇偶校验器是采用“奇偶校验”方法来检查数据传输后和数码记录中是否存在错误的一种电路。常用有4位奇偶校验器、8位奇偶校验器。异或运算也称为“模2加”运算只考虑两个二进制数相加后的和，而不考虑它们的进位。当n个二进制数“模2加”时，若和为1，表示n个数中有奇数个“1”；若和为0，表示有偶数个“1”。奇偶校验系统若输出FOD=1

35、，FEV=0，表示数据传输正确；若FOD=0，FEV=1，表示数据传输有差错v记住各种常用组合逻辑电路的分析方法和HDL设计方法！第106页/共111页使用时，直接删除本页！精品课件，你值得拥有！精品课件，你值得拥有！第107页/共111页使用时，直接删除本页！精品课件，你值得拥有！精品课件，你值得拥有！第108页/共111页使用时，直接删除本页！精品课件，你值得拥有！精品课件，你值得拥有！第109页/共111页110页码页码错错 误误更更 正正98Y=Y=111图图4.28中前中前5个个CT7448的的RBI和和RBO颠颠倒了倒了将原将原“RBI”改成改成“RBO”，原，原“RBO”改成改成

36、“RBI“115表表4.14中后中后4行有错行有错改为与本课件改为与本课件P84中功能表一致中功能表一致121default:D,C,B,A=4bx;“4bx”改为改为“4bxxxx”122YN3YN0是是4线数据线数据输入输入端端“输入输入”改为改为“输出输出”126若若A3A0=0000时，输出时，输出W=D0；若若A3A0=0001时，输出时，输出W=D1“A3A0=0000”改为改为“A2A0=000”，“A3A0=0001”改为改为“A2A0=001”127else Y=1b1;当使能控制当使能控制STN=0时，电路被禁时，电路被禁止，输出止，输出Y=1（无效）（无效）“1b1”改为改为“1b0”“STN=0”改为改为“STN=1”“Y=1”改为改为“Y=0”1302b00:begin FE=1b0;FOD=1b0;end2b11:begin FE=1b1;FOD=1b1;end2b00:begin FE=1b1;FOD=1b1;end2b11:begin FE=1b0;FOD=1b0;end教材第教材第5章勘误表章勘误表第110页/共111页感谢您的观看！第111页/共111页