基于inp hbt工艺的12位8gsps超高速数模转换器设计-叶庆国.pdf

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1、 第37卷 第1期 电 子 元 件 与 材 料 Vol.37 No.1 2018年1月 ELECTRONIC COMPONENTS AND MATERIALS Jan. 2018 基于InP HBT工艺的12位8GSps超高速数模转换器设计 叶庆国1,2，张有涛1,2,3，李晓鹏1,2，张 翼4,5 （1. 南京电子器件研究所，江苏 南京 210016；2. 南京国博电子有限公司，江苏 南京 210016；3. 微波毫米波单片集成和模块电路重点实验室，江苏 南京 210016；4. 南京邮电大学 电子科学与工程学院，江苏 南京 210046；5. 东南大学 毫米波国家重点实验室，江苏 南京 2

2、10096） 摘要: 设计了一种基于0.7 m的InP HBT工艺设计的12位8GSps的电流舵型数模转换器(DAC)。采用双采样技术，将输出采样率提高为时钟频率的两倍。并且将双采样开关与电流开关分离以减小码间串扰。借鉴常开电流源法改进了电流源开关结构。新的结构增大了输出阻抗和稳定性，抑制了谐波失真，提高了芯片动态性能。通过仿真结果得到，这款芯片功耗2.45 W，实现了0.4 LSB的微分非线性误差(DNL)和0.35 LSB的积分非线性误差(INL)。低频下无杂散动态范围（SFDR）为71.53 dBc，信号频率接近奈奎斯特频率时最差的SFDR为50.54 dBc。在整个第一奈奎斯特域内，S

3、FDR都大于50 dBc，满足高端测试仪器的应用要求。 关键词: 超高速数模转换器；InP HBT；双采样技术；无杂散动态范围；总谐波失真（THD）；电流舵 doi: 10.14106/ki.1001-2028.2018.01.015 中图分类号: TN929 文献标识码:A 文章编号:1001-2028（2018）01-0077-07 Design of 12-bit 8GSps ultra high speed DAC in InP HBT technology YE Qingguo1,2, ZHANG Youtao1,2,3, LI Xiaopeng1,2, ZHANG Yi4,5 (1

4、. Nanjing Electronic Devices Institute, Nanjing 210016, China; 2. Nanjing Guobo Electronics Co., Ltd, Nanjing 210016, China; 3. Key Laboratory of Science and Technology on Monolithic Integrated Circuits and Modules, Nanjing 210016, China; 4. College of Electronics Science and Engineering, Nanjing Un

5、iversity of Post and Telecommunications, Nanjing 210046, China; 5. State Key Laboratory of Millimeter Waves, Southeast University, Nanjing 200196, China) Abstract: A 12bit 8GSps current-steering digital-to-analog converter (DAC) based on a 0.7 m InP HBT process was designed. A double-sampling techno

6、logy was adopted to increase the sampling rate to twice the clock frequency. Besides, the double-sampling switch and current switch were separated to decrease the inter-symbol-interference. A keep on current method was used for reference to improve the architecture of current switch. The new archite

7、cture enlarged output impedance, suppressed harmonic distortion and optimized the dynamic performance. Simulation results show that the chip consumes a power of 2.45 W and achieves a DNL and INL of 0.4 and 0.35 LSB, respectively. The spurious-free-dynamic-range (SFDR) at low frequency is above 71.53

8、 dBc and the lowest SFDR up to Nyquist frequency is 50.54 dBc. The SFDR performance is above 50 dBc over the whole 1st Nyquist region and it meets the system requirements of high-end test instruments. Key words: ultra-high-speed digital-to-analog converter; InP HBT; double-sampling technology; spuri

9、ous-free- dynamic-range (SFDR); total-harmonic-distortion (THD); current steering 数模转换器DAC（Digital-to-Analog Converter）是一种将数字信号转换为模拟信号的电路，是数字与模拟世界的桥梁。近年来，随着微电子工艺的发展和电路设计技术的进步，采样率达到 GSps（Gigabit Samples Per Second）以上的超高速DAC芯片开始不断涌现。在系统应用中，采用高速、高性能的DAC芯片不仅使得系统结构大大简化，更提高了系统设计的灵活性和可移植性。正是这个原因，研究与试制 基金项目

10、：南京邮电大学科研基金（NY213076; NY215138）；东南大学毫米波国家重点实验室开放项目（K201727） 收稿日期：2017-09-30 通讯作者：叶庆国 作者简介：叶庆国（1992-），男，安徽安庆人，研究生，研究方向为混合信号集成电路设计； 张有涛（1979-），男，安徽太和人，高级工程师，研究方向为混合信号集成电路设计。 万方数据78 叶庆国等：基于InP HBT工艺的12位8GSps超高速数模转换器设计 Vol.37 No.1 Jan. 2018 在宽带无线通信、有线电缆传输和高端测试仪器等领域，高性能DAC芯片正逐步取代传统模拟电路，成为系统解决方案中新的研究热点。 2

11、015 年台湾国立交通大学的 Lin Weite 等人发表了基于40 nm CMOS（Complementary Metal Oxide Semiconductor）工艺的1.6 GSps 12位DAC，第一奈奎斯特内无杂散动态范围 SFDR（Spurious Free Dynamic Range）大于70 dBc，公开发表的文献中，该芯片领先其他CMOS DAC。而对DAC芯片，商业产品的技术领先于学术文献报道。目前市场上GSps以上、中高精度的 DAC基本被几家国外公司垄断。如 Euvis 公司的 MD662H 基于 GaAs HBT（Hetero-Junction Bipolar Tra

12、nsistor）实现了在8GSps采样率和12位精度下SFDR大于55 dBc。 由于起步较晚和西方的军事技术封锁等原因，国内的高速 DAC 研究长期落后于国际先进水平。2013 年中科院微电子所周磊等人发表了基于 GaAs HBT的2GSps 12位DAC，其奈奎斯特域内SFDR大于57.5 dBc，在国内已发表文献中处于领先水平。 高端测试仪器中，包括波形重构和任意波形发生器，DAC的性能直接决定了仪器波形重构的信号质量和输出带宽，所以高速DAC都是最关键的技术之一。而由于西方技术封锁，国产高速DAC性能有限，无法获得高性能的高速DAC成为国产高端测试仪器发展的瓶颈。所以高性能高速DAC的

13、国产化具有重要意义。基于此，本文介绍了一种基于南京电子器件研究所的0.7 m InP HBT工艺设计的超高速高分辨率的数模转换器。一般的DAC都是单边沿采样，采样码率等于时钟频率。为提高采样率，本文的DAC采用了双采样（Double Sampling）技术1，使得输出采样率提高了一倍，成为时钟频率的两倍。并且这里的双采样开关和输出电流舵开关分离，在保证实现超高速采样率的情况下，可以降低码间串扰和输出谐波失真，提高DAC动态性能。公开的文献报道中，这样的双采样技术只在20 GSps以上、9位或 6 位这样中低精度的 DAC 中采用过1，在 12位高精度的结构中采用尚属首次。此外借鉴一种常开电流源

14、法创造性地改进了电流源开关结构，有效抑制了高频下的谐波失真，提高了芯片性能。 1 DAC架构 DAC工艺实现的选择有CMOS工艺和HBT工艺，CMOS工艺与HBT工艺各具优势。CMOS工艺最大的优势在于方便与数字电路集成，同时功耗低；而HBT具有开关速度快，宽带的特点，适用于设计高速高频电路。常见的 III-V 族化合物 HBT，主要有三种：InP HBT，GaAs HBT和SiGe HBT。和GaAs HBT相比，InP HBT的特征频率高、工作电压小，所以InP HBT拥有更好的高频性能和更低的功耗。和SiGe HBT相比，InP HBT的高频特性也更好，且耐击穿电压更高。综合高频性能、功

15、耗等方面考虑，InP HBT是实现超高速数字/数模混合电路的最佳选择，因此本文选择特征频率fT为280 GHz的0.7 m InP HBT工艺来设计这款DAC。 最终实现的DAC架构如图1所示。采用LVDS（Low Voltage Differential Signaling）作为数据输入图1 超高速DAC架构框图 Fig.1 Ultra-high-speed DAC architecture 万方数据 第37卷 第 1 期 79 叶庆国等：基于InP HBT工艺的12位8GSps超高速数模转换器设计的电平标准2，芯片内部集成两组 2:1MUX（Multiplexer）和 DDR（Double

16、 Data Rate）Latch以降低输入端口的码流速率，使输入端口码流速率只有输出采样速率的 1/4，从而降低系统使用的难度。4路低速输入数据并行进入两组MUX后合并为两路码流，分别经过编码器实现编码，再经过DDR Latch将两路码流合为一路高速码流，通过数模转换模块转为模拟输出。其中Selector是时钟二分频信号的相位调整模块，根据输入数据调整采样窗口。DDR Latch在全速时钟的上下双边沿采样输出，使得输出采样速率达到时钟速率的两倍。分段式编码方式兼具二进制编码和温度编码的优点，能实现精度和复杂度间的设计平衡。InP HBT工艺可以保证8位以上的R-2R精度3，综合考虑精度、功耗、

17、电路规模和匹配上的折衷，这里将12位输入数据按4+8的方式进行分段编码，高4位采用温度编码，低8位采用二进制编码。利用等值大小的电流源并采用R-2R梯形电流网络，可有效避免二进制编码对电流源晶体发射极面积尺寸呈加权扩大的问题。高 4 位二进制码通过温度编码变为15位温度码，进入电流源开关阵列。二进制开关阵列和温度码开关阵列采用完全等值的电流源阵列一共包括24个电流源，即可实现12位电流加权，选择合适的R-2R网络的电阻值，还可保证信号输出端口的50 阻抗匹配。时钟二分频信号也输出到芯片外，作为输入数据产生电路的同步时钟。 2 电路设计 2.1 2:1 MUX电路实现 MUX电路主要为降低输入数

18、据的码率，实现将低速码流合为高速码流。MUX的电路设计也需要同时兼顾到速度和复杂度的要求。MUX有12组，对应12位数据，每组分2:1MUX_a和2:1MUX_b两部分，包含 4 个 MUX 单元、一个分频单元、一个相位选择单元和一个与门，实现的 MUX 电路如图 2所示。电路中读时钟RD_CLK是全速时钟，写时钟WD_CLK 是读时钟 RD_CLK 的二分频信号，占空比为25，写时钟的上升沿读入4组低速输入数据，读时钟下降沿逐次输出两路高速码流。数码 Ai、Bi、Ci、Di就是依次对应着12位数字信号码中第i位的数字码Di0、Di1、Di2、Di3等，即数字码是分解成四路并行的码流进入芯片电

19、路。并行的Ai和Ci进入2:1 MUX_a然后输出串行信号数码Digital AC，输出码率翻倍，实现了2:1数据复接功能。Bi和Di通过2:1MUX_b复接的原理一样，只是2:1MUX_b一路多经过时钟控制的一个Latch，时序延迟半个时钟周期，造成Digital BD比Digital AC码延迟半个时钟周期，这是为编码后面进入DDR Latch 做准备。Selector 模块是一个相位调整模块，在SEL控制信号作用下，可以调整二分频写入信号WR_CLK输出的相位，调整范围为：0、/2、3/2，即可以调整占比25占据周期的4个位置，使其有四个采样窗口，根据实际输入数据的时序调整使得WR_CL

20、K能准确采样。 (a) 框图 (b) 时序图 图2 2:1 MUX框图和时序图 Fig.2 Scheme and timing diagram of 2:1 MUX 2.2 双采样技术 由于受到寄生电容和微波效应的影响，很高频率的时钟信号在芯片上会明显衰减恶化。为了减小最大的时钟频率，增大数模电路的输出采样速率，文中采用了双采样技术。一般的双采样技术，双采样开关管与输出电流舵开关串联。采用这种结构的Ai Bi Ci Di Di0 Di0 Di1 Di1 Di2 Di2 Di3 Di4 Di5 Di6 Di7 Di3 Di4 Di5 Di6 Di7 万方数据80 叶庆国等：基于InP HBT工艺

21、的12位8GSps超高速数模转换器设计 Vol.37 No.1 Jan. 2018 缺点之一就是有很大的输出毛刺。在时钟信号翻转的时候，串联开关管的公共节点有很大的起伏波动，导致在输出节点有很大的过冲，随之带来的码间串扰ISI（Inter-Symbol-Interference），将严重恶化高频动态性能1。 在本文的设计中，选择将输出电流开关与双采样开关分离，如图 3 所示，通过分离的结构降低时钟翻转带来的时钟毛刺和码间串扰，从而改善高频动态性能。双采样模块是一个在全速时钟工作下的双倍数据速率传输电路（DDR Latch），该电路由两个采样锁存器和一个数据选择器组成。Digital AC和 D

22、igital BD两路码流时序上差半个时钟周期，分别进入反向时钟控制的两个锁存器，锁存器时钟高电平采样锁存，低电平输出。数据选择器在时钟低电平下选择输出AC码流，高电平下输出BD码流。综合来看，这个电路在时钟上升沿和下降沿都工作，采样一路码流数据的同时输出另一路，交叉进行，最终实现将两路与时钟频率相同速率的码流合为时钟速率两倍的码流，实现双倍数据速率传输，其工作时序如图3（b）所示。 (a) 框图 (b) 时序图 图3 双采样电路框图和工作时序 Fig.3 Scheme and timing diagram of double-sampling 特别地，在双采样电路后面，两级ECL（Emitt

23、er Couple Logic）缓冲电路插入其中以帮助降低输出共模电压波动。ECL 每个缓冲的驱动能力根据输出电流舵开关管的尺寸决定，因此所有数码信号位上有相等的延迟。 2.3 DAC核心电路实现 电流舵是实现高速DAC的最常用的电路结构，全电流舵结构会有很好的性能，但电路规模过大。采用分段式电流舵结构 DAC 可实现性能和电路规模间的折衷。低8位采用R-2R梯形网络进行电流加权操作，高 4 位采用温度编码控制单位电流舵，实现电流源阵列的归一化。如图4所示是DAC核心电路实现的框图，低8位R-2R电阻网络对应着8个电流源，高4位译码后控制15个电流源，外加一个参考电流源。这样使用24个相同的电

24、流源和电流源开关即可完成12位精度的数模转换。 图4 基于R-2R网络的DAC核心电路框图 Fig.4 DAC core scheme based on R-2R ladder network 高性能的DAC中，器件失配的大小直接决定了DAC 的微分非线性误差 DNL（Differential Non- linearity）和积分非线性误差 INL（Integral Nonlinearity）的大小，并间接影响DAC的动态性能。单位电流源的晶体管发射极面积相同，设计合理的基极偏置电压使晶体管工作在深饱和区，线性度好，这样电流源匹配程度基本由发射极负载电阻来决定。而采用TaN金属膜电阻组成的一维

25、电阻阵列具有很高的精度，这个精度可以有效降低电流源器件的失配，保证DAC拥有良好的静态性能DNL/INL。 对电流源阵列，实际电路中由于寄生参数的影响，电流源的输出阻抗有限且成滚降特性。有限的电流源输出阻抗会与负载电阻形成并联，分走部分输出电流，如果输出阻抗的变化与输入数据相关就会造成谐波失真，降低DAC的动态性能。这里采用两个关键设计：一方面，电流源开关采用共射共基Cascode结构，提高电流源输出阻抗，减小输出电压对电流源的影响，提高线性度。 另一方面，对于HBT电流源，其输出阻抗特性不同于CMOS电路。HBT晶体管的输出阻抗很大程Di0 Di0 Di1 Di1 Di2 Di2 Di3 D

26、i3 Di4 Di4 Di5 Di5 Di6 Di6 Di7 Vbias 万方数据 第37卷 第 1 期 81 叶庆国等：基于InP HBT工艺的12位8GSps超高速数模转换器设计度上取决于基极和集电节电容 CBC的大小，当器件关断时，该电容大于导通状态的寄生电容4-5。因此当HBT器件关断时，其高频输出阻抗反而小于导通状态的输出阻抗，即高频下输出阻抗随着控制开关的数字码的变化而变化，导致输出谐波失真，恶化DAC性能，所以单纯提高电流源输出阻抗作用有限。对此，文献6提出了常开电流源法予以改进，如图6所示，该方法在每组电流开关输出节点增加了一对小电流源，该电源不受数字信号控制始终导通，即使关态

27、也有很小电流通过 Cascode 晶体管，使其处于弱导通状态，以平衡输出阻抗。本文的HBT电流源设计中没有直接采用添加旁路电流源的方法。但借鉴了这种方法对电流源结构做了改进。如图 5 所示，选择用一个合适大小的电阻R0短接在差分的电流开关管输出节点之间，使得差分电流开关管一开一关时，导通的开关管的电流中的一小部分通过R0流入另一侧的 Cascode 晶体管，使其弱导通，提高了那一侧的关态输出阻抗，使得从输出往里看差分开关两路的阻抗都是导通下的输出阻抗，从而输出阻抗稳定不受数字信号控制开关的影响，综合改善了DAC的动态性能。 图5 常开电流源技术示意图 Fig.5 Diagram of keep

28、-on current method 3 仿真结果 DAC电路采用0.7 m InP HBT进行流片。图6是芯片版图。DAC的数字电路和模拟电路部分的供电电压都是-3.3 V，而其输入和输出部分的电源电压是3.3 V。整个芯片的功耗为2.45 W。输出电压的峰峰值是0.6 V，且输出负载为50 。 微分非线性误差（DNL）和积分非线性误差（INL）是DAC最重要的静态性能指标，图7给出的是仿真结果计算得到的DNL和INL。如图所示，DNL达到了0.4 LSB，INL达到了0.35 LSB。 LVDS InputMUXCLK BiasDAC CoreDDR LatchDecoder图6 DAC芯

29、片版图 Fig.6 Layout of DAC chip （a）微分非线性误差 （b）积分非线性误差 图7 DAC的DNL和INL Fig.7 Simulated DNL, INL of proposed DAC 图8给出了输出信号频率为3.9 GHz时的仿真结果频谱。从频谱可看出SFDR为50.54 dBc，并且最大的谐波失真出现在fS2fout处。一般的时钟和码间串扰引起的谐波失真主要出现在fS/2fout处，这个频谱显示该处谐波被大大抑制，表明了改进的电流0 500 1000 1500 2000 2500 3000 3500 4000 4500 Input code 0.40.30.20

30、.10-0.1-0.2-0.3-0.4DNL(LSB)DNL 0 500 1000 1500 2000 2500 3000 3500 4000 4500 Input code 0.40.30.20.10-0.1-0.2-0.3-0.4INL(LSB)INL 万方数据82 叶庆国等：基于InP HBT工艺的12位8GSps超高速数模转换器设计 Vol.37 No.1 Jan. 2018 源开关结构对DAC动态性能带来的提升。 图8 输出信号频率3.9 GHz时的频谱 Fig.8 Output spectrum at fout 3.9 GHz with 8GSps 仿真结果得到 DAC 的奈奎斯特

31、域内的无杂散动态范围SFDR和总谐波失真THD（Total Harmonic Distortion）如图9所示。输出信号在125 MHz的低频时，其SFDR为71.53 dBc，THD为-70.15 dBc。随着频率的增大，DAC动态性能逐渐下降。当输出频率为3.9 GHz时，SFDR最差，降为50.54 dBc，并且此时的最大的总谐波失真THD为-49.86 dBc。这个结果显示出，从低频一直到奈奎斯特频域内都能够满足SFDR大于50 dBc。 表 1 总结了近年来已发表文献上和知名公司已有的DAC芯片的性能功耗等指标。通过对这些芯片和本文中设计的DAC芯片指标比较，可以看出本文设计的这款

32、DAC 在较低的功耗下实现了高精度和超高速采样率，并且高频下芯片保持了良好的动态性能。 (a)SFDR (b)THD 图9 DAC的动态性能, SFDR和THD Fig.9 Results of DAC Dynamic performance, SFDR and THD 表1 主要DAC性能的比较 Tab.1 Comparison of the DAC main performances 文献 工艺 采样率/GSps 精度/bits DNL，INL /LSB 最优SFDR/dBc 最差SFDR/dBc 功耗/W VLSIC20118 0.13 m SiGe 7.2/12 14/12 N.A.，

33、1.2 85 67 16.3 ISSCC20129 0.18 m CMOS 3/6 14 N.A. 80 52 0.6 ADI-AD912910 0.18 m CMOS 2.8/5.6 14 1.1，1.4 79 59 0.6 ADI-AD973910 0.18 m CMOS 2.5 14 0.8，1.3 72 54 1.16 E2V-EV12DS130AC11 0.18 m SiGe 3 12 0.46，0.73 68 55 1.3 Euvis-MD662H12 GaAs HBT 8 12 N.A.，2 60 45 3.5 本文 InP HBT 8 12 0.4，0.35 71 50.5 2

34、.45 4 结论 本文介绍了一款基于0.7 m InP HBT工艺，采样率8 GSps 精度12位的DAC芯片。这个DAC采用分离的双采样技术增大了一倍的采样率，降低了一半的时钟频率。借鉴一种常开电流源的方法改进了电流源开关的结构，增大和稳定了输出阻抗，提高了芯片高频下的动态性能。仿真结果显示，这款0 1.0 2.0 3.0 4.0 Frequency / GHz 0-25.0-50.0-75.0-100.0-125.0-150.0-175.0Power/dBm0 500 1000 1500 2000 2500 3000 3500 4000 fout / MHz 757065605550454

35、0SFDR/dBc SFDR8GSps 0 500 1000 1500 2000 2500 3000 3500 4000 fout / MHz -40-45-50-55-60-65-70-75THD/dBc THD8GSps 万方数据 第37卷 第 1 期 83 叶庆国等：基于InP HBT工艺的12位8GSps超高速数模转换器设计芯片功耗为2.45 W，实现了0.4 LSB的DNL和0.35 LSB的INL。而且在整个第一奈奎斯特域内，SFDR都大于50 dBc，这满足国产高端测试仪器中对DAC的应用要求。相比已有国产的DAC芯片，在这个动态性能下，这款芯片拥有更高的采样率、更大的带宽和更低

36、的功耗。 参考文献： 1 NAGATANI M H, NOSAKA S, YAMANAKA K, et al. A 32GS/s 6-bit double sampling DAC in InP HBT technology C/Compound Semiconductor Integrated Circuit Symposium. NY, USA: IEEE, 2009. 2 ZHOU L, WU D Y, JIANG F, et al. A 2G 12bit DAC with SFDR 57.5 dBc up to Nyquist bandwidth C/ IEEE Bipolar/BiC

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