中职 数字与脉冲电路（第2版）第3章电子教案 .ppt

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1、中职 数字与脉冲电路（第2版）第3章电子教案 高教版 第第3章章 组合逻辑电路组合逻辑电路数字逻辑电路分成两大类：一类为组合逻辑电路，一类为时序逻辑电路。第第3章章 组合逻辑电路组合逻辑电路组合逻辑电路在任意时刻的输出信号的逻辑值仅取决于该时刻输入信号逻辑取值的组合，而与电路原来所处的状态无关。组合逻辑电路一般有若干个输入端，一个或若干个输出端。第第3章章 数字电路分析基础数字电路分析基础第1节 组合逻辑电路的分析第2节 组合逻辑电路的设计第3节 常用的组合逻辑电路第4节 组合逻辑电路的竞争与冒险第第1节节 组合逻辑电路的分析组合逻辑电路的分析分析组合逻辑电路的步骤如图所示。组合逻辑图逻辑表达

2、式最简表达式确定电路功能真值表推导化简列表分析第第2节节 组合逻辑电路的设计组合逻辑电路的设计设计组合逻辑电路的步骤如图所示。逻辑表达式化简变换真值表逻辑图分析功能要求规定输入输出变量消除冒险第第3节节 常用的组合逻辑电路常用的组合逻辑电路一、编码器和优先编码器一、编码器和优先编码器1 1编码器编码器（1 1）编码）编码用文字、符号或数码表示特定对象的过程。用文字、符号或数码表示特定对象的过程。（2 2）编码器）编码器能够完成编码的电路。能够完成编码的电路。（3 3）编码器的特点）编码器的特点有多个输入端、多个输出端，有多个输入端、多个输出端，每一个输入端线代表一个每一个输入端线代表一个数符数

3、符，而，而全部输出线状态全部输出线状态代表与某一个输入数符相对代表与某一个输入数符相对应的二进制代码。在任意时刻编码器只能有一个输入应的二进制代码。在任意时刻编码器只能有一个输入端有信号输入。端有信号输入。第第3节节 常用的组合逻辑电路常用的组合逻辑电路一、编码器和优先编码器一、编码器和优先编码器1 1编码器编码器例例 设计一个八进制设计一个八进制-二进制编码器。二进制编码器。解：根据题意可知，输入八个数字解：根据题意可知，输入八个数字0 07 7，分别用，分别用A A0 0A A7 7表示；输出二进制数应为表示；输出二进制数应为3 3位，分别用位，分别用F F2 2,F F1 1,F F0

4、0表示。列编码真值表（简称编码表）如表所示。表示。列编码真值表（简称编码表）如表所示。输输 入入输输出出A A0 0A A1 1A A2 2A A3 3A A4 4A A5 5A A6 6A A7 7F F2 2F F1 1F F0 01 10 00 00 00 00 00 00 00 00 00 00 01 10 00 00 00 00 00 00 00 01 10 00 01 10 00 00 00 00 00 01 10 00 00 00 01 10 00 00 00 00 01 11 10 00 00 00 01 10 00 00 01 10 00 00 00 00 00 00 01

5、10 00 01 10 01 10 00 00 00 00 00 01 10 01 11 10 00 00 00 00 00 00 00 01 11 11 11 1根据编码表可求得：F2A4A5A6A7；F1A2A3A6A7；F0A1A3A5A7用或门实现编码器，画逻辑图如图所示。由于该编码器有8个输入端，3个输出端，所以又称为8-3线编码器。第第3节节 常用的组合逻辑电路常用的组合逻辑电路一、编码器和优先编码器一、编码器和优先编码器2 2优先编码器优先编码器优先编码器允许几个信号同时输入，但电路优先编码器允许几个信号同时输入，但电路只对其中优先级别最高的一个信号编码，即只对其中优先级别最高的

6、一个信号编码，即优先编码。优先编码。例例 分析分析10-410-4线优先编码器线优先编码器74 14774 147。下图所示是。下图所示是74 14774 147逻辑符号，逻辑符号，下表所示是其功能表。下表所示是其功能表。HPRI/BCDVCC：16；GND：83214567898421111213123451014679十十进进制数制数输输入入输输出出9 9 0 00 01 11 10 08 8 0 01 10 01 11 11 17 7 0 01 11 11 10 00 00 06 6 0 01 11 11 11 10 00 01 15 5 0 01 11 11 11 11 10 01 1

7、0 04 4 0 01 11 11 11 11 11 10 01 11 13 3 0 01 11 11 11 11 11 11 11 10 00 02 2 0 01 11 11 11 11 11 11 11 11 10 01 11 10 01 11 11 11 11 11 11 11 11 11 11 10 00 01 11 11 11 11 11 11 11 11 11 11 11 11 1解：由图表可见，解：由图表可见，74 14774 147输入低电平有效，大数优先编码，输入低电平有效，大数优先编码，BCDBCD反码输出。电反码输出。电路将路将9 9线数据进行线数据进行4 4线线8421

8、BCD8421BCD大数优先编码，并输出反码。编码器省略了大数优先编码，并输出反码。编码器省略了0 0数数据编码输入线，原因是当据编码输入线，原因是当 均为高电平时，编码器认为输入信号为数均为高电平时，编码器认为输入信号为数据据“0”“0”，因此，输出十进制数，因此，输出十进制数0 0的的BCDBCD反码，相当于十进制数反码，相当于十进制数0 0被编码。被编码。下图所示为8-3线优先编码器74HC148的逻辑符号：8位输入，3位二进制编码输出，输入、输出均为低电平有效。各门输入端小圈不仅表示逻辑非，还表示是以逻辑0电平作为有效工作电平。为了扩展功能，电路增加了使能输入端 （低电平有效）、优先编

9、码标志输出端 （低电平有效）、使能输出端EO（高电平有效）。功能表如下表所示。输输 入入输输出出1 1 1 11 11 11 11 10 01 11 11 11 11 11 11 11 11 11 11 11 10 00 0 0 00 00 00 00 01 10 0 0 01 10 00 01 10 01 10 0 0 01 11 10 01 10 00 01 10 0 0 01 11 11 10 01 11 10 01 10 0 0 01 11 11 11 11 10 00 00 01 10 0 0 01 11 11 11 11 11 10 01 10 01 10 0 0 01 11 11

10、 11 11 11 11 11 10 00 01 10 00 01 11 11 11 11 11 11 11 11 11 10 01 1利用使能端可将多片编码器连接起来，扩展线数。例如，用两片74HC148实现16-4线优先编码，连接图如图所示。第第3节节 常用的组合逻辑电路常用的组合逻辑电路二、译码器二、译码器译码是将给定代码转换成特定信号或另一种形式的代码译码是将给定代码转换成特定信号或另一种形式的代码的过程。的过程。完成译码的电路称为译码器，也称解码器。完成译码的电路称为译码器，也称解码器。第第3节节 常用的组合逻辑电路常用的组合逻辑电路二、译码器二、译码器1 1二进制译码器二进制译码器

11、二进制译码器又称全译码器，它有二进制译码器又称全译码器，它有N N个输入端，个输入端，2 2N N个输出端，把个输出端，把N N个输入视为二进制数，对应每一种输入取值组合，只有一个输个输入视为二进制数，对应每一种输入取值组合，只有一个输出端是有效电平，其它输出端均为无效电平。出端是有效电平，其它输出端均为无效电平。第第3节节 常用的组合逻辑电路常用的组合逻辑电路二、译码器二、译码器1 1二进制译码器二进制译码器下图所示是下图所示是2-42-4线译码器逻辑图，输入为线译码器逻辑图，输入为A A1 1、A A0 0，输出为，输出为Y Y0 0Y Y3 3，译码表如表所示。可见，当译码表如表所示。可

12、见，当A A1 1A A0 0由由0001101100011011时，时，Y Y0 0Y Y3 3轮流输出高电平，即译码器输出高电平有效。轮流输出高电平，即译码器输出高电平有效。输输入入输输出出A A1 1A A0 0Y Y3 3Y Y2 2Y Y1 1Y Y0 00 00 00 00 00 01 10 01 10 00 01 10 01 10 00 01 10 00 01 11 11 10 00 00 0图示是3-8线译码器74LS138的逻辑符号，输入为3位二进制数，有8个低电平互斥的输出。使能控制 ，E1高电平有效，、低电平有效。功能表如下表所示。使能控制使能控制输输入入输输入入输输出出

13、 1 1 1 11 11 11 11 11 11 11 1 1 1 1 11 11 11 11 11 11 11 10 0 1 11 11 11 11 11 11 11 11 10 00 00 00 00 00 01 11 11 11 11 11 11 11 10 00 00 00 01 11 10 01 11 11 11 11 11 11 10 00 00 01 10 01 11 10 01 11 11 11 11 11 10 00 00 01 11 11 11 11 10 01 11 11 11 11 10 00 01 10 00 01 11 11 11 10 01 11 11 11 10

14、 00 01 10 01 11 11 11 11 11 10 01 11 11 10 00 01 11 10 01 11 11 11 11 11 10 01 11 10 00 01 11 11 11 11 11 11 11 11 11 10 0BIN/OCTVCC：16；GND：8421EN654312354611107915141312A1A0A2E10127利用两片74LS138可以实现4-16线译码功能，如图所示。图中，4位输入为ABCD，A为最高位。当A0时，片工作；A1时，片工作。BIN/OCT421EN6543CDB0127BIN/OCT421EN6543A01271第第3节节 常

15、用的组合逻辑电路常用的组合逻辑电路二、译码器二、译码器2 2码制变换译码器码制变换译码器码制变换译码器能将一种码制（或数制）代码转换成另一种码制码制变换译码器能将一种码制（或数制）代码转换成另一种码制（或数制）代码。（或数制）代码。通常码制变换器输出端数通常码制变换器输出端数MM2 2N N（N N为输入端数），所以又被称为为输入端数），所以又被称为部分译码器。部分译码器。74LS42是4-10线译码器，它可以接收高电平有效的4位8421BCD码输入，并提供10个互斥低电平有效输出，若输入二进制码大于9，则所有输出均为高电平。功能及逻辑符号如下。BCD/DEC地：8VCC：1642165431

16、514131256971234A1A0A2A301278891011十十进进制制BCDBCD码输码输入入输输出出逻辑逻辑符号符号A A3 3A A2 2A A1 1A A0 00 00 00 00 00 00 01 11 11 11 11 11 11 11 11 11 10 00 00 01 11 10 01 11 11 11 11 11 11 11 12 20 00 01 10 01 11 10 01 11 11 11 11 11 11 13 30 00 01 11 11 11 11 10 01 11 11 11 11 11 14 40 01 10 00 01 11 11 11 10 01

17、11 11 11 11 15 50 01 10 01 11 11 11 11 11 10 01 11 11 11 16 60 01 11 10 01 11 11 11 11 11 10 01 11 11 17 70 01 11 11 11 11 11 11 11 11 11 10 01 11 18 81 10 00 00 01 11 11 11 11 11 11 11 10 01 19 91 10 00 01 11 11 11 11 11 11 11 11 11 10 0无无效效码码1 10 01 10 0全部全部为为1 11 10 01 11 11 11 10 00 01 11 10 01

18、11 11 11 10 01 11 11 11 174LS42也可作3-8线译码器，这时最高位输入A3端作为使能端，功能及逻辑符号示于如下。BIN/OCT421EN6543A1A0A2A30127选选通端通端输输入入输输出出逻辑逻辑符号符号A A3 3A A2 2A A1 1A A0 0译译码码0 00 00 00 00 01 11 11 11 11 11 11 10 00 01 11 10 01 11 11 11 11 11 10 01 10 01 11 10 01 11 11 11 11 10 01 11 11 11 11 10 01 11 11 11 11 10 00 01 11 11

19、11 10 01 11 11 11 10 01 11 11 11 11 11 10 01 11 11 11 10 01 11 11 11 11 11 10 01 11 11 11 11 11 11 11 11 11 11 10 0禁禁止止译译码码1 10 00 00 0全部全部为为1 10 00 01 10 01 10 00 01 11 11 10 00 01 10 01 11 11 10 01 11 11 1第第3节节 常用的组合逻辑电路常用的组合逻辑电路二、译码器二、译码器3 3显示译码器显示译码器显示译码器能将输入代码译成相应的高低电平，并利用此电平驱显示译码器能将输入代码译成相应的高低

20、电平，并利用此电平驱动数码显示器件。动数码显示器件。数码显示器有多种，如半导体显示器（LED），液晶显示器（LCD）、荧光数码管等。常见的七段LED显示器外形如图所示。常见的七段LED显示器由a，b，c，d，e，f，g七个发光二极管做成条状，按8字形排列组成（如果考虑小数点DP，实际为八段显示），其中，二极管连接方式有共阴极与共阳极两种，见下图。采用共阴极连接时，对应阳极接高电平时字段发光，而对共阳极连接，对应阴极接低电平时字段发光。显示效果如下图。abcde f g012345678910 11 12 13 14 15配合各种七段显示器有专用七段译码器。74LS47是可以直接驱动共阳极显示器

21、件的本段显示器，逻辑符号和功能表如下。它是4线-七段译码器/驱动器，A3A2A1A0为4线输入；为七段输出，低电平有效。BIN/7-SEG T14A0A1A2A3118CT=0V202G21a 20,211312b 20,21111091514c 20,21d 20,21e 20,21f 20,21g 20,217126354VCC：16；GND：8十十进进数数或功能或功能输输入入输输出出A A3 3A A1 1A A1 1A A0 00 01 11 10 00 00 00 01 10 00 00 00 00 00 01 11 11 1 0 00 00 01 11 11 10 00 01 11

22、 11 11 12 21 1 0 00 01 10 01 10 00 01 10 00 01 10 03 31 1 0 00 01 11 11 10 00 00 00 01 11 10 04 41 1 0 01 10 00 01 11 10 00 01 11 10 00 05 51 1 0 01 10 01 11 10 01 10 00 01 10 00 06 61 1 0 01 11 10 01 11 11 10 00 00 00 00 07 71 1 0 01 11 11 11 10 00 00 01 11 11 11 18 81 1 1 10 00 00 01 10 00 00 00 0

23、0 00 00 09 91 1 1 10 00 01 11 10 00 00 01 11 10 00 010101 1 1 10 01 10 01 11 11 11 10 00 01 10 011111 1 1 10 01 11 11 11 11 10 00 01 11 10 012121 1 1 11 10 00 01 11 10 01 11 11 10 00 013131 1 1 11 10 01 11 10 01 11 10 01 10 00 014141 1 1 11 11 10 01 11 11 11 10 00 00 00 015151 1 1 11 11 11 11 11 11

24、11 11 11 11 11 1消消隐隐1 1 0 01 11 11 11 11 11 11 1脉冲消脉冲消隐隐1 10 00 00 00 00 00 01 11 11 11 11 11 11 1试试灯灯0 0 1 10 00 00 00 00 00 00 0第第3节节 常用的组合逻辑电路常用的组合逻辑电路三、数值比较器三、数值比较器数值比较器是用来比较两数大小的电路。数值比较器是用来比较两数大小的电路。多多位位数数值值比比较较时时先先从从高高位位起起开开始始比比较较，高高位位能能比比较较出出大大小小，便便可可立即做出结论。若高位相等，再去比较次高位，立即做出结论。若高位相等，再去比较次高位，

25、。74HC8574HC85是是4 4位位数数值值比比较较器器。A A3 3A A0 0和和B B3 3B B0 0是是两两个个相相比比较较4 4位位二二进进制制数数的的输输入入；(A AB B)i i，(A AB B i i，(A AB B)i i是是级级联联输输入入，在在多多片片连连接接时时与与低低位位片片输输出出端端相相连连；(A AB B)o o，(A AB B o o，(A AB B)o o是是总总比较结果输出。比较结果输出。比比较输较输入入级联输级联输入入输输出出A A3 3，B B3 3A A2 2，B B2 2A A1 1，B B1 1A A0 0，B B0 0(A AB B)i

26、 i(A AB B)i i(A AB B)i i(A AB B)o o(A AB B)o o(A AB B)o oA A3 3B B3 3 1 10 00 0A A3 3B B3 3 0 01 10 0A A3 3B B3 3A A2 2B B2 2 1 10 00 0A A3 3B B3 3A A2 2B B2 2 0 01 10 0A A3 3B B3 3A A2 2B B2 2A A1 1B B1 1 1 10 00 0A A3 3B B3 3A A2 2B B2 2A A1 1B B1 1 0 01 10 0A A3 3B B3 3A A2 2B B2 2A A1 1B B1 1A A

27、0 0B B0 0 1 10 00 0A A3 3B B3 3A A2 2B B2 2A A1 1B B1 1A A0 0B B0 0 0 01 10 0A A3 3B B3 3A A2 2B B2 2A A1 1B B1 1A A0 0B B0 01 10 00 01 10 00 0A A3 3B B3 3A A2 2B B2 2A A1 1B B1 1A A0 0B B0 00 01 10 00 01 10 0A A3 3B B3 3A A2 2B B2 2A A1 1B B1 1A A0 0B B0 00 00 01 10 00 01 1COMPQPA0B0(AB)iA1A2A3(A=B

28、)i(AB)iB1B2B3003=QP=QPB)o(A=B)o(AQPA0B00A1A2A310B1B2B3003=QP=QPQPA4B4(AB)oA5A6A7(A=B)o(AB)oB5B6B7003=QP=QPQ第第3节节 常用的组合逻辑电路常用的组合逻辑电路四、数据选择器与分配器四、数据选择器与分配器1.1.数据选择器数据选择器数数据据选选择择器器是是一一种种多多输输入入、单单输输出出组组合合逻逻辑辑电电路路，能能在在控控制制信信号号作作用用下下，从从多多路路数数据据中中选选择择一一路路传传输输，也也称称多多路路调调制制器器或或多多路路开关。开关。常用的数据选择器有常用的数据选择器有2 2

29、选选1 1，4 4选选1 1，8 8选选1 1，1616选选1 1等。等。图图（a a）所所示示是是4 4选选1 1数数据据选选择择器器逻逻辑辑图图，其其作作用用相相当当于于一一个个单单刀刀四四掷掷开关，示意如图（开关，示意如图（b b）所示。图（）所示。图（c c）是其逻辑符号。）是其逻辑符号。D D0 0D D3 3为为数数据据输输入入端端，其其个个数数称称为为通通道道数数；A A1 1、A A0 0是是控控制制信信号号或或称称地地址址输输入入信信号号、地地址址码码。地地址址输输入入端端数数MM与与通通道道数数N N应应满满足足N N2 2MM。根根据据地地址址信信号号A A1 1、A A

30、0 0的的取取值值组组合合，输输出出Y Y选选取取D D0 0D D3 3中中1 1路路数数据据传传输输；使使能能端端 又称选通端，低电平有效。又称选通端，低电平有效。第第3节节 常用的组合逻辑电路常用的组合逻辑电路四、数据选择器与分配器四、数据选择器与分配器2.2.数据分配器数据分配器能将能将1 1路输入变为多路输出的组合逻辑电路称为数据分配器，又称路输入变为多路输出的组合逻辑电路称为数据分配器，又称多路解调器。它的功能与数据选择器相反，能将串行输入数据多路解调器。它的功能与数据选择器相反，能将串行输入数据转变为并行输出数据。转变为并行输出数据。图图（a a）为为4 4路路数数据据分分配配器

31、器逻逻辑辑图图，功功能能相相当当于于图图（b b）所所示示单单刀刀四四掷掷开开关关，D D是是被被传传输输数数据据输输入入端端；A A1 1、A A0 0是是地地址址码码输输入入端端；Y Y0 0Y Y3 3是是数数据据输输出出端端。当当1 1路路数数据据送送至至D D端端，若若地地址址码码依依次次为为0001101100011011，数据便可分别从数据便可分别从Y Y0 0，Y Y1 1，Y Y2 2，Y Y3 3依次输出。图（依次输出。图（c c）是其逻辑符号。）是其逻辑符号。若若将将A A1 1、A A0 0看看作作译译码码器器的的输输入入端端，D D看看作作译译码码器器的的使使能能端端

32、，上上图图所所示示逻逻辑辑图图与与2-42-4线线译译码码器器完完全全一一样样。因因此此，任任何何带带使使能能端端的的全全译译码码器器都都可作为数据分配器使用。可作为数据分配器使用。第第3节节 常用的组合逻辑电路常用的组合逻辑电路四、数据选择器与分配器四、数据选择器与分配器3 3双向开关双向开关数数据据选选择择/分分配配器器称称为为双双向向开开关关。它它既既可可作作数数据据选选择择器器，又又可可作作数数据分配器。据分配器。图图示示是是双双向向开开关关CC4051CC4051的的逻逻辑辑符符号号。CC4051CC4051为为三三态态工工作作，使使能能端端低低电电平平有有效效；A A2 2 ,A

33、A1 1 ,A A0 0是是地地址址码码输输入入端端；D D0 0D D7 7是是数数据据输输入入/输输出端；出端；D D8 8是数据输出是数据输出/输入端。输入端。第第3节节 常用的组合逻辑电路常用的组合逻辑电路四、数据选择器与分配器四、数据选择器与分配器4 4数据选择器分配器应用举例数据选择器分配器应用举例（1 1）数据串并行转换）数据串并行转换（2 2）总线传输）总线传输（3 3）实现逻辑函数）实现逻辑函数第第3节节 常用的组合逻辑电路常用的组合逻辑电路五、算术逻辑单元五、算术逻辑单元算算术术逻逻辑辑单单元元又又称称多多功功能能函函数数发发生生器器，简简记记为为ALUALU。ALUALU

34、能能够够执执行行数数值值比比较较、加加、减减等等算算术术运运算算，与与、或或、非非等等逻逻辑辑运运算算，以以及及逻逻辑辑运运算算和和算算术术运运算算的的混混合合运运算算。工工作作时时，由由控控制制信信号号决决定定具具体执行何种运算。体执行何种运算。第第4节节 组合逻辑电路的竞争与冒险组合逻辑电路的竞争与冒险一、竞争与冒险一、竞争与冒险1.01.0型冒险型冒险 图图中中，当当A A由由1 1变变0 0的的t t2 2时时刻刻，由由于于G G1 1存存在在传传输输延延迟迟t tP P，所所以以在在t t2 2 （t t2 2t tP P）期期间间，G G2 2的的两两个个输输入入均均为为0 0，经

35、经G G2 2延延迟迟t tP P后后，F F在在（t t2 2t tP P）（t t2 22 2t tP P）期期间间为为0 0，产产生生了了不不应应有有的的负负窄窄脉脉冲冲（俗俗称称毛刺），这种现象称为毛刺），这种现象称为0 0型冒险。型冒险。第第4节节 组合逻辑电路的竞争与冒险组合逻辑电路的竞争与冒险一、竞争与冒险一、竞争与冒险2.12.1型冒险型冒险 图中，在输出端出现了不应有的正向毛刺，此称为图中，在输出端出现了不应有的正向毛刺，此称为1 1型冒险。型冒险。第第4节节 组合逻辑电路的竞争与冒险组合逻辑电路的竞争与冒险一、竞争与冒险一、竞争与冒险3.3.多个输入信号变化时的冒险多个输入

36、信号变化时的冒险一一般般来来说说，当当一一个个门门的的输输入入有有两两个个或或两两个个以以上上信信号号发发生生改改变变时时，由由于于这这些些信信号号是是经经过过不不同同路路径径传传输输来来的的，因因此此使使得得它它们们状状态态改改变变的的时时刻刻有有先先有有后后，这这种种现现象象称称为为竞竞争争。竞竞争争的的结结果果有有时时会会导导致冒险发生。如图示两输入信号变化时的冒险。致冒险发生。如图示两输入信号变化时的冒险。第第4节节 组合逻辑电路的竞争与冒险组合逻辑电路的竞争与冒险二、冒险的判断与消除二、冒险的判断与消除1.1.多个输入信号变化时冒险的消除多个输入信号变化时冒险的消除方法之一：加取样脉

37、冲。方法之一：加取样脉冲。第第4节节 组合逻辑电路的竞争与冒险组合逻辑电路的竞争与冒险二、冒险的判断与消除二、冒险的判断与消除2.02.0、1 1型冒险的消除型冒险的消除对对于于0 0、1 1型型冒冒险险可可利利用用卡卡诺诺图图判判断断。具具体体方方法法是是：在在卡卡诺诺图图中中，若若两两个个大大卡卡诺诺圈圈（至至少少包包含含2 2个个最最小小项项）相相切切，即即两两圈圈不不重重迭迭，彼此之间又有相邻最小项时，则对应逻辑电路便可能产生冒险。彼此之间又有相邻最小项时，则对应逻辑电路便可能产生冒险。消除方法：在逻辑设计时增加冗余项。消除方法：在逻辑设计时增加冗余项。第第3章总结章总结1.1.组合逻

38、辑电路的特点是，任意时刻的输出仅取决于同一时刻的输组合逻辑电路的特点是，任意时刻的输出仅取决于同一时刻的输入，而与电路原状态无关。入，而与电路原状态无关。2.2.常用的中规模集成组合逻辑电路种类很多，包括：编码器、译码常用的中规模集成组合逻辑电路种类很多，包括：编码器、译码器、数值比较器、数据选择器、数值比较器、数据选择-分配器等，它们的共同特点是：分配器等，它们的共同特点是：通用性通用性一个功能部件芯片可实现多种功能。一个功能部件芯片可实现多种功能。自扩展自扩展将若干个功能部件芯片通过适当连接，扩展成位数更多将若干个功能部件芯片通过适当连接，扩展成位数更多的复杂部件。的复杂部件。兼容性兼容性便于不同品种、功能电路混合使用。便于不同品种、功能电路混合使用。要掌握各类常用组合逻辑电路的功能及用途，特别是功能扩展端的要掌握各类常用组合逻辑电路的功能及用途，特别是功能扩展端的使用方法。使用方法。3.3.组合逻辑电路存在竞争与冒险现象。为消除冒险可采用加取样脉组合逻辑电路存在竞争与冒险现象。为消除冒险可采用加取样脉冲，增添冗余项等方法。冲，增添冗余项等方法。