中职 数字与脉冲电路（第2版）第5章电子教案 .ppt

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1、中职 数字与脉冲电路（第2版）第5章电子教案 高教版 第5章 时序逻辑电路 时序逻辑电路简称时序电路，它与组合逻辑电路的区别是，任意时刻的输出信号不仅取决于该时刻的输入信号，而且与前一时刻的电路状态有关。时序电路由组合逻辑电路和存储电路两部分组成。触发器是构成存储电路的基本单元，也是最简单的时序电路。用电路的输出方程、存储电路（触发器）的驱动方程又称激励方程、存储电路（触发器）的状态方程分析时序逻辑电路。第5章 时序逻辑电路 时序电路按状态转换情况分为同步和异步时序电路两大类。同步时序电路中，存储电路状态转变在同一时钟下发生。异步时序电路不用统一时钟，或没有时钟。时序电路按功能分为计数器、寄存

2、器等。第5章 时序逻辑电路 第1节 计数器第2节 寄存器第1节 计 数 器计数器由触发器和门电路组成，它按预定顺序改变其内部各触发器的状态，用以表征输入脉冲个数，即计数。计数器按工作方式分为同步计数器和异步计数器；按进位数制分为二进制计数器和非二进制计数器。第1节 计 数 器一、同步计数器同步是指组成计数器的所有触发器共用一个时钟，从而使得应该翻转的触发器将同时翻转，并且该时钟就是被计数的输入脉冲。第1节 计 数 器一、同步计数器（一）二进制计数器由k个触发器组成的二进制计数器称为k位二进制计数器，它可以累计2kN个二进制数：0，1，2k1。N称为计数器的模或进制。若k1，2，3，则N2，4，

3、8，相应的二进制计数器称为模2计数器，模4计数器，模8计数器，。第1节 计 数 器一、同步计数器（一）二进制计数器1.二进制加法计数器二进制加法的计数顺序是，当计数脉冲依次输入时，计数器状态按二进制数依次增加。图示是3位二进制加法计数器，它由3个接成T功能的JK触发器和门电路组成。CP是计数脉冲输入端；Q0Q3是计数输出端；CO是进位输出端。计数状态表如表所示。输入脉冲序号Q2nQ1nQ0nQ2n+1Q1n+1Q0n+1输出CO10000010200101003010011040111000510010106101110071101110811100013位二进制加法计数器的波形图如图所示。由

4、图可以看出，每经过一级触发器，输出脉冲周期增加一倍，即频率降低为原来的1/2。因此，1位二进制计数器也是二分频器，3位二进制计数器为八分频器。如触发器有k级，则最后一级触发器所输出的脉冲频率就降低为最初输入频率的1/2k，计数器就是2k分频器。第1节 计 数 器一、同步计数器（一）二进制计数器2.二进制减法计数器减法计数规律与加法相反，每来一个计数脉冲，计数数值减1。4位二进制减法计数器的计数规律如表所示。表中BO是向高一位的借位输出信号。输入脉冲序号Q3nQ2nQ1nQ0nQ3n+1Q2n+1Q1n+1Q0n+1输出BO111111110021110110103110111000411001

5、01105101110100610101001071001100008100001110901110110010011001010110101010001201000011013001100100140010000101500010000016000011111第1节 计 数 器一、同步计数器（一）二进制计数器3.二进制可逆计数器将加减计数器合在一起，并加上加/减控制信号 予以控制，就可以构成可逆计数器。图示是4位二进制加/减计数器74HC191，除具有可逆计数功能外，还增加了并行送数等功能，功能表如表所示。其中“”表示CP脉冲上升沿作用时，计数状态改变。/DCP动作0异步预置数100加计数1

6、减计数1禁止74HC191为单时钟结构。如果在执行加或减计数时，计数脉冲来自两个不同的输入端，则计数器为双时钟结构。74HC193为双时钟计数器，执行加计数时，时钟由CPU输入而CPD1；执行减计数时，时钟由CPD输入而CPU1。图中，CR为异步复位信号，也称异步清零信号，高电平有效，即只要CR1，立刻使计数器中各触发器置零。计数时，应使CR0。第1节 计 数 器一、同步计数器（二）非二进制计数器非二进制计数器是指模N2k的任意进制计数器。例如，当计数器N5，10，12时，就称之为模5，模10，模12计数器，也称为五进制，十进制，十二进制计数器。74HC162是十进制加法计数器，它包含4个D触

7、发器，Q3Q0是计数输出端。RC是串行进位输出端。是同步清零端，低电平有效，当 0时，在CP上升沿作用下，触发器均被置零。同步预置控制端 为低电平有效，当 0且 1时，在CP上升沿作用下，将预置数P3P2P1P0送入Q3Q2Q1Q0。CTT、CTP是计数控制端，高电平有效，如果 1，1，而CTTCTP0，各触发器将保持原状态不变。只有CTTCTP 1，计数器才能计数。CPCTTCTP操作0同步清零10同步预置数1111加计数110保持110保持表是74HC162的状态表。根据状态表可以画出状态图如图所示。图中，转移线旁边的标注是输出RC取值。由4个触发器组成的计数器有2416种状态，而十进制计

8、数器只用10种，这10种称为有效状态，其余称为无效状态。如果计数器能由无效状态自动转入有效状态，则称计数器能自启动。只要有一个无效状态始终不能转入有效状态，就称不能自启动。序号Q3nQ2nQ1nQ0nQ3n+1Q2n+1Q1n+1Q0n+1RC说明1000000010有效状态200010010030010001104001101000501000101060101011007011001110801111000091000100101010010000111101010110无效状态1210110100113110011010141101010011511101111016111100001第

9、1节 计 数 器二、异步计数器异步计数器的各级触发器时钟并不都来源于计数脉冲，各级触发器的状态转变不是同时进行。因而在异步计数器工作时，要注意各级触发器的时钟信号，以确定其状态转变时刻。第1节 计 数 器二、异步计数器1二进制计数器图示是异步4位二进制加法计数器，由4个具有T功能的JK触发器组成。计数脉冲加到第一级触发器CP端，其余各触发器Q端依次接高一位触发器CP端，由于T触发器具有计数功能，因此，只要低位触发器状态从1变0，其Q端产生的下降沿就使高一位触发器翻转。最低位触发器则在CP下降沿时翻转。根据以上分析可画计数器波形图，图中箭头所指表示低位触发器下降沿触发高位触发器，使其改变状态。第

10、1节 计 数 器二、异步计数器2非二进制计数器74LS90是二-五-十进制加法计数器，若输入时钟CP接于CP0端，输出端为Q0，则是一位二进制计数器；若输入时钟CP接于CP1端，输出端为Q3Q2Q1，则是五进制加法计数器。若将输入时钟CP接于CP0端，并将CP1端与Q0端相连，输出端Q3Q2Q1Q0，便构成8421码异步十进制加法计数器。若将输入时钟CP接于CP1端，CP0端与Q3端相连，输出端Q0Q3Q2Q1，则构成5421码异步十进制加法计数器。CTR&CT02Z3DIV2367R1R2S1S2VCC：5；GND：10；NC：4&3CT1DIV5CP014CP113CT4Q012Q1Q2Q

11、3981102CT复置位输入输出说明R1R2S1S2Q3Q2Q1Q01100 0 0 0置01100 0 0 00111 0 0 1置90111 0 0 100计数计数00计数00计数00计数第1节 计 数 器三、集成计数器构成N进制计数器的方法 利用集成计数器构成N进制计数器有二种方法。第1节 计 数 器三、集成计数器构成N进制计数器的方法（一）串接法将两计数器串接，所得新计数器的模为两计数器模之乘积。例如，用模10和模6计数器串接起来，可以构成模60计数器，如图所示。此方法能够增大计数器计数长度，即增大计数器模值。模10计数器模6计数器CP进位输出第1节 计 数 器三、集成计数器构成N进制

12、计数器的方法（二）反馈法反馈法是利用计数器计数到某一数值时，由电路产生的置位脉冲或复位脉冲，加到计数器预置数控制端或清零端，使计数器恢复到起始状态并重新计数，达到改变计数器计数长度的方法。使用该方法，能够由模值大的计数器得到模值小的计数器。第1节 计 数 器三、集成计数器构成N进制计数器的方法（二）反馈法1.反馈置0法图示电路计数状态是015，当计数器计数到5（01012）时，Q0和Q2为1，与非门输出是0。因160是同步预置数，所以，下一个计数脉冲即CP到来时，将P3P0数据0000送入计数器，使计数器又从数据0开始计数，一直计数到5，重复上述过程。此N进制计数器是使计数器计数到（N1）时，

13、利用反馈置计数器初始值为0000的方法构成。第1节 计 数 器三、集成计数器构成N进制计数器的方法（二）反馈法2.反馈预置法计数器状态是459，当计数到9时，进位输出RC为1，下一时钟到来时，0100送入计数器，此后又从4开始计数，重复上述过程。该N进制计数器是利用反馈预置初始值的方法构成。第1节 计 数 器三、集成计数器构成N进制计数器的方法（二）反馈法3.直接复位法图示电路是利用了直接置0端，工作状态为012345，当计数器计到6时（状态6出现的时间极短，不能作为一种计数态，它仅仅是为了使计数器复位的过渡态），Q2和Q1均为1，使 为0，由于160是异步复位，所以计数器立即被强迫回到0状态

14、，开始新的循环。这种方法的缺点是输出信号有毛剌，见波形图中的Q1。这是因为Q2和Q1同时为1（即状态6）时，才会产生置0脉冲，并且送到 端，而一旦计数器被置0，Q2和Q1又回到0，使得计数器在状态6闪了一下的缘故。第1节 计 数 器四、计数器设计与分析1计数器设计计数器的设计方法有两种，一种是利用现有集成计数器通过外部电路适当连接构成。另一种是利用触发器和门电路构成。第1节 计 数 器四、计数器设计与分析1计数器设计例 利用两片74HC162构成六十进制计数器。解：构成的六十进制计数器如图所示。图中，片为模10计数器，片接成模6计数器，的行波进位输出RC与的CTT、CTP相连。这样，当的RC1

15、时，便可使高位计数器计数；而的RC0时，高位计数器状态不变。计入59个脉冲后，计数器状态为Q7Q6Q5Q4Q3Q2Q1Q001011001与非门输出为0，使片的 0。由于74HC162为同步置0，所以，下一个CP到来时，计数器恢复为全0。第1节 计 数 器四、计数器设计与分析2计数器分析分析过程一般为5个步骤。（1）确定触发器的驱动方程，有时还需要写时钟方程（即触发器时钟信号表达式）。（2）求所用触发器的状态方程。（3）列状态表。（4）根据状态表，画状态图。（5）判断逻辑功能。第1节 计 数 器五、计数器应用举例1测量脉冲频率测量电路如图所示。第1节 计 数 器五、计数器应用举例2测量脉冲周期

16、测量电路如图所示。Tx N/f N（s）第1节 计 数 器五、计数器应用举例3构成节拍脉冲发生器节拍脉冲是指一组在时间上有先后顺序的脉冲，也称顺序信号，主要用来控制某些部件按照规定顺序完成一系列操作和运算。节拍脉冲发生器也称顺序脉冲发生器或脉冲分配器，一般由计数器和译码器组成。第1节 计 数 器五、计数器应用举例3构成节拍脉冲发生器图示是四节拍负脉冲发生器，只要在计数器输入端加时钟信号CP，便可以在Y1Y4端依次输出负脉冲信号。第2节 寄 存 器能够暂时存放数据和指令的部件称为寄存器。一个触发器就是一个最简单的寄存器，它能存放1位二进制代码。k个触发器能够存放k位二进制代码。第2节 寄 存 器

17、一、数码寄存器暂存二进制数码的寄存器称为数码寄存器。图示是双拍接收式4位数码寄存器，Di（i1,2,3,4）是数码输入端，Qi（i1,2,3,4）是数码输出端。寄存分为两步即双拍：首先清零，即用置0信号使所有触发器置0。然后用接收脉冲将控制门打开，如输入数码1，则控制门输出低电平，将对应触发器置1；如输入数码0，控制门输出高电平，触发器保持原态不变。第2节 寄 存 器一、数码寄存器单拍接收寄存器不需清零，当接收脉冲到来时即可将数码存入。图示是四D触发器74LS175，可作为单拍接收式寄存器使用。第2节 寄 存 器二、移位寄存器移位寄存器简称移存器，能在移位脉冲作用下，使寄存数码逐位左移或右移。

18、二、移位寄存器1单向移位寄存器图示是4位左移移存器，各触发器CP端连在一起，作为移位脉冲输入端，D0DSL为数据串行输入端，其余各触发器数据输入DiQi1。必须注意，构成移存器的触发器不能有空翻。移存器使用前先清零，然后输入数据。设输入数码为1011，在移位脉冲作用下，数码由右向左依次输入移存器。当加入四个移位脉冲后，1011四位数码恰好全部输入移存器，这时可从四个触发器Q端得到并行输出数据。如果需要串行输出数据，则将Q3作为输出端，再加四个移位脉冲，Q3端将依次输出1011串行信号。右移寄存器与左移寄存器工作原理相同，只是数码移动方向与左移寄存器相反。二、移位寄存器2双向移位寄存器双向移存器

19、能够左移或右移所存数码。74HC194是4位双向通用移存器，具有异步清零功能，清零信号低电平有效。M1、M0为工作方式控制端，使电路能够选择4种工作方式（4种工作方式为M0M3）：当M1M011，即M3方式时，为并行送数方式，在CP脉冲上升沿作用下，数据由D3D2D1D0端并行送入移存器；当M1M010，即M2方式时，电路执行左移操作，数据由DSL端串行输入，在CP脉冲上升沿作用下，数据逐位左移（图中为从底向顶），这时可在Q0Q3端得到并行数据输出，也可从Q3端输出串行数据；当M1M001即M1方式时，电路执行右移操作，数码由DSR端串行输入，可选择并行输出方式，也可选择串行输出，串行输出端为

20、Q0；当M1M000即M0方式时，Qin+1Qin（i0，1，2，3），即移存器寄存数据保持原状态不变。可见，74HC194具有异步清零；左/右移数码；串/并行输入；串/并行输出；保持等功能。M1M0CP功能0异步清零。Qi全0100保持当前状态。Qin+1Qin101串入、右移。Q3DSR，Qi-1n+1Qin110串入、左移。Q0DSL，Qi+1n+1Qin111并行输入。QiDi三、寄存器应用举例（一）累加器能够连续进行多次运算的电路称为累加器。图（a）是累加器结构图，由寄存器（称为累加寄存器）和组合逻辑电路组成。图中数据线是一组导线，所含导线数目等于并行传输数据位数。若组合逻辑电路是加

21、法器，则该累加器能实现多个数的相加求和。如果图（a）中组合逻辑电路不是加法器，而是ALU，如图（b）所示，习惯上也将其称为累加器。在控制信号作用下，电路能够实现算术累加运算，逻辑累加运算，以及逻辑和算术混合运算的多功能累加运算。三、寄存器应用举例（二）移存型计数器由移位寄存器构成的计数器称为移存型计数器。三、寄存器应用举例（二）移存型计数器1.环形计数器电路图所示为4位环形计数器，图（a）和图（b）分别为其状态图的波形图。三、寄存器应用举例（二）移存型计数器2.扭环形计数器扭环形计数器是把单向移存器最后一级输出非端与第一级输入端相连构成。4位扭环形计数器如图所示，其中，图（a）电路不能自启动，图（b）电路能自启动。第5章总结1时序电路的特点是任一时刻输出信号不仅与当时输入信号有关，且与前一时刻电路状态有关。这是时序电路与组合逻辑电路的主要区别。时序电路一定含有存储电路。2时序电路的分析依据是输出方程、状态方程和驱动方程。时序电路的功能可以用状态方程、状态转换真值表、状态转换图描述。3最常用的时序逻辑部件是计数器、寄存器。利用计数器、寄存器的控制端，能够对其功能进行扩展，并可以组成其它功能的时序电路，如节拍脉冲发生器、累加器、程序分频器等。因此，要特别注意掌握各控制端的作用及功能扩展方法。