数字集成电路电路设计全解.ppt

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1、邓军勇邓军勇029-85383437第第2 2章章 电路图基础电路图基础CMOS集成电路版图集成电路版图-概念、方法与工具概念、方法与工具3/7/20231CMOS集成电路版图集成电路版图西安邮电学院西安邮电学院ASIC中心中心第第2章章 电路图基础电路图基础2.12.22.32.42.5 MOS晶体管传输门逻辑门理解电路图的连接关系基本电学定律3/7/20232CMOS集成电路版图集成电路版图西安邮电学院西安邮电学院ASIC中心中心2.1 MOS 晶体管晶体管CMOS导通条件导通条件阈值损失阈值损失3/7/20233CMOS集成电路版图集成电路版图西安邮电学院西安邮电学院ASIC中心中心2.

2、1 MOSFET Structure3/7/20234CMOS集成电路版图集成电路版图西安邮电学院西安邮电学院ASIC中心中心MOSFET Structure3/7/20235CMOS集成电路版图集成电路版图西安邮电学院西安邮电学院ASIC中心中心NMOS and PMOS with Well3/7/20236CMOS集成电路版图集成电路版图西安邮电学院西安邮电学院ASIC中心中心导通条件导通条件3/7/20237CMOS集成电路版图集成电路版图西安邮电学院西安邮电学院ASIC中心中心NMOS单管开关单管开关3/7/20238CMOS集成电路版图集成电路版图西安邮电学院西安邮电学院ASIC中心

3、中心PMOS单管开关单管开关3/7/20239CMOS集成电路版图集成电路版图西安邮电学院西安邮电学院ASIC中心中心CMOS开关开关RETURN3/7/202310CMOS集成电路版图集成电路版图西安邮电学院西安邮电学院ASIC中心中心2.2 逻辑门（逻辑门（Gate）逻辑门可以直接或者组合形成布尔逻辑函逻辑门可以直接或者组合形成布尔逻辑函数。几乎任何布尔逻辑都可以由单个逻辑数。几乎任何布尔逻辑都可以由单个逻辑门实现，但通常并不这样做。门实现，但通常并不这样做。反相器与非门或非门复合逻辑门3/7/202311CMOS集成电路版图集成电路版图西安邮电学院西安邮电学院ASIC中心中心2.2.1

4、反相器反相器inOut01103/7/202312CMOS集成电路版图集成电路版图西安邮电学院西安邮电学院ASIC中心中心2.2.2 两输入与非门（两输入与非门（NAND2）In1In2Out0010111011103/7/202313CMOS集成电路版图集成电路版图西安邮电学院西安邮电学院ASIC中心中心2.2.3 两输入或非门（两输入或非门（NOR2）In1In2Out0010101001103/7/202314CMOS集成电路版图集成电路版图西安邮电学院西安邮电学院ASIC中心中心2.2.4 CMOS复合逻辑门复合逻辑门同一个组合逻辑可以用不同的电路来实现设计原则包含的门数及管数尽可能的

5、少包含的门数及管数尽可能的少门的连接关系尽量简单门的连接关系尽量简单多用反相门（多用反相门（NAND、NOR等），少用同相门等），少用同相门（AND、OR等）等）设计目标减少芯片面积减少芯片面积降低芯片成本降低芯片成本缩短互连线缩短互连线提高传输速度提高传输速度3/7/202315CMOS集成电路版图集成电路版图西安邮电学院西安邮电学院ASIC中心中心2.2.4 CMOS复合逻辑门复合逻辑门3/7/202316CMOS集成电路版图集成电路版图西安邮电学院西安邮电学院ASIC中心中心2.2.4 CMOS复合逻辑门复合逻辑门P管：并与串或管：并与串或N管：串与并或管：串与并或S1S2VDDY3/7

6、/202317CMOS集成电路版图集成电路版图西安邮电学院西安邮电学院ASIC中心中心2.2.4 CMOS复合逻辑门复合逻辑门3/7/202318CMOS集成电路版图集成电路版图西安邮电学院西安邮电学院ASIC中心中心2.2.4 CMOS复合逻辑门复合逻辑门3/7/202319CMOS集成电路版图集成电路版图西安邮电学院西安邮电学院ASIC中心中心2.2.4 CMOS复合逻辑门复合逻辑门异或门异或门同或门同或门3/7/202320CMOS集成电路版图集成电路版图西安邮电学院西安邮电学院ASIC中心中心2.3 传输门传输门ABOUT00弱弱 001010X11000101110X11弱弱 1IN

7、00001111应用多路选择器多路选择器异或门、同或门异或门、同或门运算电路（如加法器）运算电路（如加法器）时序部件时序部件3/7/202321CMOS集成电路版图集成电路版图西安邮电学院西安邮电学院ASIC中心中心2.3 利用传输门实现异或逻辑利用传输门实现异或逻辑3/7/202322CMOS集成电路版图集成电路版图西安邮电学院西安邮电学院ASIC中心中心镜像电路镜像电路 实现XOR的镜像电路3/7/202323CMOS集成电路版图集成电路版图西安邮电学院西安邮电学院ASIC中心中心镜像电路镜像电路 实现XOR的镜像电路电路对称版图结构对称3/7/202324CMOS集成电路版图集成电路版图

8、西安邮电学院西安邮电学院ASIC中心中心镜像电路镜像电路 实现XNOR的镜像电路镜像电路实现3/7/202325CMOS集成电路版图集成电路版图西安邮电学院西安邮电学院ASIC中心中心准准nMOS电路电路 准nMOS结构nMOS 逻辑电路用逻辑电路用1个个pFET为负载为负载3/7/202326CMOS集成电路版图集成电路版图西安邮电学院西安邮电学院ASIC中心中心准准nMOS电路电路 准nMOS反相器:输出低电平3/7/202327CMOS集成电路版图集成电路版图西安邮电学院西安邮电学院ASIC中心中心准准nMOS电路电路 准nMOS反相器:实例3/7/202328CMOS集成电路版图集成电

9、路版图西安邮电学院西安邮电学院ASIC中心中心准准nMOS电路电路 准nMOS NAND2/NOR23/7/202329CMOS集成电路版图集成电路版图西安邮电学院西安邮电学院ASIC中心中心准准nMOS电路电路 准nMOS AOI3/7/202330CMOS集成电路版图集成电路版图西安邮电学院西安邮电学院ASIC中心中心准准nMOS电路电路 准nMOS特点优点优点电路简单，需要电路简单，需要FET数少，占用芯片面积少数少，占用芯片面积少 CMOS门：门：N个输入需要个输入需要2N个个FET 准准nMOS门：门：N个输入需要个输入需要N+1个个FET适用于版图面积受限或者扇入很大或者速度要求较

10、快的场合适用于版图面积受限或者扇入很大或者速度要求较快的场合缺点缺点低电平低电平VOL与与pFET和和nFET的尺寸比有关（有比逻辑）的尺寸比有关（有比逻辑）存在静态功耗（输出低电平时，存在静态功耗（输出低电平时，pFET与与PDN形成导电通道）形成导电通道）3/7/202331CMOS集成电路版图集成电路版图西安邮电学院西安邮电学院ASIC中心中心动态动态CMOS电路电路 基本结构预充电管:提供输出高电平时钟信号：控制电路的工作并实现同步求值控制管:保证预充电期间无静态功耗实现逻辑操作输出电容：包括结电容、扇出门输入电容和布线电容，保持预充电电平3/7/202332CMOS集成电路版图集成电

11、路版图西安邮电学院西安邮电学院ASIC中心中心动态动态CMOS电路电路 版图:NAND33/7/202333CMOS集成电路版图集成电路版图西安邮电学院西安邮电学院ASIC中心中心动态动态CMOS电路（存在的问题）电路（存在的问题）1、输入变量只能在预充电期间变化，在求值阶段必须保持稳定、输入变量只能在预充电期间变化，在求值阶段必须保持稳定 时钟上升沿前时钟上升沿前：Ma、Mb均截止，CL上电荷充满，以保持其高电平 时钟上升沿后时钟上升沿后：Ma导通，Mb截止，CL上的电荷在CL和CA间重新分配，使Vout有所下降电荷分享电荷分享（Charge sharing）FET之间的寄生电容与负载电容分

12、享放电电荷和充电电荷，导致输出电压衰减2、电荷分享电荷分享（Charge sharing）3/7/202334CMOS集成电路版图集成电路版图西安邮电学院西安邮电学院ASIC中心中心动态动态CMOS（存在的问题）（存在的问题）动态CMOS门的输入若出现10的翻转，就会导致预充电电荷的损失要避免这种损失，应使动态CMOS门在求值时只出现01的翻转，方法是在预充电期间置所有的输入为0在动态CMOS单元之间加1个反相器（多米诺单元）3、多级不能直接级联、多级不能直接级联3/7/202335CMOS集成电路版图集成电路版图西安邮电学院西安邮电学院ASIC中心中心多米诺逻辑多米诺逻辑 多米诺逻辑单元构成

13、基本动态逻辑静态反相器3/7/202336CMOS集成电路版图集成电路版图西安邮电学院西安邮电学院ASIC中心中心多米诺逻辑多米诺逻辑 基本逻辑门多米诺逻辑门实例3/7/202337CMOS集成电路版图集成电路版图西安邮电学院西安邮电学院ASIC中心中心多米诺逻辑多米诺逻辑 逻辑链构成3/7/202338CMOS集成电路版图集成电路版图西安邮电学院西安邮电学院ASIC中心中心多米诺逻辑多米诺逻辑 名称由来只有当所有前级的电平转换已完成，本级才会有动作。预充电求值3/7/202339CMOS集成电路版图集成电路版图西安邮电学院西安邮电学院ASIC中心中心C2MOS电路电路C2MOS:时钟控制CM

14、OS电路nFET静态逻辑电路静态逻辑电路pFET静态逻辑电路静态逻辑电路三三态态输输出出控控制制3/7/202340CMOS集成电路版图集成电路版图西安邮电学院西安邮电学院ASIC中心中心C2MOS电路电路 三态反相器3/7/202341CMOS集成电路版图集成电路版图西安邮电学院西安邮电学院ASIC中心中心C2MOS电路电路 C2MOS门电路使tr使tf3/7/202342CMOS集成电路版图集成电路版图西安邮电学院西安邮电学院ASIC中心中心C2MOS电路电路 C2MOS门:版图3/7/202343CMOS集成电路版图集成电路版图西安邮电学院西安邮电学院ASIC中心中心C2MOS电路电路

15、C2MOS门:特点C2MOS的作用的作用通过控制逻辑门的内部操作，同步通过逻辑链的数据流C2MOS的不足的不足高阻态下，电荷泄漏Vout不能永久保持，其保持时间必须时钟周期 时钟频率ffminVout衰减的原因：电荷泄漏、亚阈值电流等3/7/202344CMOS集成电路版图集成电路版图西安邮电学院西安邮电学院ASIC中心中心D锁存器电路锁存器电路(传输门实现二选一传输门实现二选一)QDclkclk!clk!clkclkinput sampled(transparent mode)feedback(hold mode)clk013/7/202345CMOS集成电路版图集成电路版图西安邮电学院西安

16、邮电学院ASIC中心中心基于二选一电路的基于二选一电路的D锁存器锁存器正时钟Latch负时钟LatchQ=!clk&Q|clk&DQ=clk&Q|!clk&DQDclk01反馈clk为低时输出等于输入clk为高时输出等于输入QDclk10反馈将反馈环路断开实现输入采样将反馈环路断开实现输入采样3/7/202346CMOS集成电路版图集成电路版图西安邮电学院西安邮电学院ASIC中心中心主从主从D触发器触发器MasterQMD01Q10SlaveQMDclk01Qclk10SlaveMasterclkQMQDclkDFFQDclk=0 transparent holdclk=01 hold tra

17、nsparent3/7/202347CMOS集成电路版图集成电路版图西安邮电学院西安邮电学院ASIC中心中心2.4 理解电路图连接关系理解电路图连接关系RETURN3/7/202348CMOS集成电路版图集成电路版图西安邮电学院西安邮电学院ASIC中心中心2.5 回顾电学基本定律回顾电学基本定律2.5.1 欧姆定律欧姆定律2.5.2 Kirchhoff定律定律Kirchhoff电流定律Kirchhoff电压定律2.5.3 电阻电阻2.5.4 电容电容2.5.5 延时计算延时计算3/7/202349CMOS集成电路版图集成电路版图西安邮电学院西安邮电学院ASIC中心中心2.5.1 欧姆定律欧姆定

18、律V=IRMOS管等效管等效电电阻阻3/7/202350CMOS集成电路版图集成电路版图西安邮电学院西安邮电学院ASIC中心中心2.5.2 Kirchhoff定律定律Kirchhoff定律定律Kirchhoff电流定律：流入任一电学节点的电流的代数和为零；或者，流入节点的电流总和等于流出节点的电流总和。Kirchhoff电压定律：在一个闭环回路中的电压降之和等于该电路外加总电压，即，输入电压总量等于电路中所有的电压降。3/7/202351CMOS集成电路版图集成电路版图西安邮电学院西安邮电学院ASIC中心中心2.5.3 电阻电阻电阻即导体导电的阻力（能力）。电阻即导体导电的阻力（能力）。在在I

19、C设计中约定，导电层的电阻值计算用每设计中约定，导电层的电阻值计算用每“平平方面积方面积”的阻值来表示。的阻值来表示。“平方面积平方面积”定义为导定义为导体长度等于宽度时的面积。体长度等于宽度时的面积。是是导导体体层层的的电电阻率，阻率，单单位是位是/，l l是是长长度，度，w w是是导导体的体的宽宽度。度。3/7/202352CMOS集成电路版图集成电路版图西安邮电学院西安邮电学院ASIC中心中心2.5.4 电容电容电容是在指定节点和参考节点之间每单位电容是在指定节点和参考节点之间每单位电压一个物体或导体所能支持的电荷总量。电压一个物体或导体所能支持的电荷总量。C=A/d3/7/202353

20、CMOS集成电路版图集成电路版图西安邮电学院西安邮电学院ASIC中心中心2.5.5 延时计算延时计算导线不是一根简单的互连线，而是一个含有导线不是一根简单的互连线，而是一个含有电阻、电容等寄生参数的复杂的几何形体。电阻、电容等寄生参数的复杂的几何形体。通常将其等效为一个电阻和一个电容。通常将其等效为一个电阻和一个电容。=R=RC C3/7/202354CMOS集成电路版图集成电路版图西安邮电学院西安邮电学院ASIC中心中心2.5.5 延时计算延时计算如何使延时最小化如何使延时最小化导体长度最小化导体宽度最优化增加导体和其他参考节点的间距3/7/202355CMOS集成电路版图集成电路版图西安邮电学院西安邮电学院ASIC中心中心作业作业HOMEWORK3/7/202356