数字电子技术基础习题答案.pdf

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1、数字电子技术基础答案数字电子技术基础答案第第 1 1 章章自测题自测题1.1 填空题1.100011.1100110101.0111010111110.011E.42.43.2n4.逻辑代数 卡诺图5.F AB(C D)F AB(C D)6.F A B(C D)(B C)7.代数法 卡诺图8.11.2 判断题1.2.3.1.3 选择题1.B2.C3.C1.4F1 ABF2 ABF3 A B1.5AB000110111.6L C1.7Y BC ABC AB习题习题1.1当A2A1A0 000,A7到A3有 1 个不为 0 时，就可以被十进制 8 整除1.2(a)F1(c)S1.3 略L1001A

2、B BC AC（b）F2 AB AB A BCC0 AB BC ACF1(C D)(A B)F2(A B)(A B)A B）1.4(1)F1(C D（)A B）(2)F2(A B(3)F3 ABCDEF3 ABC DE)C AB）(A D)(4)F4(A E（1.5F4(A E)(ABC)(A D)F A BC1.6(1)L AC BC AB(2)L A CD BC BD(3)L AD(4)L ABCDE(5)L 01.7L(A,B,C)ABC ABC ABC ABC1.8(1)F1 C AD ABD(2)F2 AC AB BC(3)F3 AB AB AC(有多个答案)(4)F4CD AC A

3、BCD BC(5)F5 ABD ABC ABD ABC(6)F6 11.9(1)F1 AB BCD AD(2)F2 AC AB(3)F3 BC BD AD(4)F4 C B1.10(1)F1 B AC(2)F2 C B(3)F3 C B AD(4)F4 CD BD ABC1.11F D AB AC1.12(1)F1 BCD ACD ABD（多种答案）(2)F2 BD CD BCD BC(3)F3 CD AC BC(4)F4 B A(5)F5 BD BD(6)F6 ACD AD BC（多种答案）(7)F7 BD AC（多种答案）(8)F8 BD BC（多种答案）(9)F9 CD B1.13 略第

4、第 2 2 章章自测题自测题2.1 判断题1.2.3.4.5.6.7.8.9.102.2 选择题1A B 2C D 3A 4B 5B 6A B D 7C 8A C D 9A C D 10.B习题习题2.1 解：Y1 ABC2.2 解：(a)IBSVCCUCES12 0.3 0.234mARC50三极管处于放大状态，uOVCCIBRC12 500.11 7(V)。(b)IBSVCCUCES50.3 0.029mARC503三极管处于饱和状态，uOUCES 0.3(V)(c)uB uIuIVEERB1 0.66(V)RB1 RB2三极管处于截止状态，uOVCC12(V)2.3 解：NOLIOL10

5、IILNOL NOH，取NO NOL10。2.4 解：NOL8 200.4取NO 20。2.5 解：均为 1.4V。2.6 解：Y1 AVCCUOHmin532.7 解：RLmaxk 2.63kNIOH mIIH20.0290.040.35k RL 2.63k，可以在此范围内选取某一标称阻值，如选RL1k或RL 2k。2.8 解：(1)V1：1.4VV2：0.3V (2)V1：1.4VV2：0.3V(3)V1：0.3VV2：3.6V2.9 解：(1)V：3.6V,uO 0.3V (2)V：1.4V,uO 0.3V (3)V：0V,uO 0.3V (4)V：1.4V,uO 0.3V2.10 解：

6、(a)(b)(c)(d)2.11 解：uB 0V2.12 略2.13 略第第 3 3 章章自测题自测题3.1 判断题1 2.3.4.5.6.7.83.2 选择题1CD 2B 3C 4D 5ACD 6A 7E 8D 9C 10CD11C 12D 13AB 14A 15AB3.3 填空题1 低2 修改逻辑设计接入滤波电容加选通脉冲习题习题3.1当A、B、C三个变量不一致时，电路输出为“1”，所以这个电路，称为“不一致电路”。3.2该电路是函数发生器。3.3（a）逻辑功能：完 成 异 或 运 算 的 逻 辑 功 能。（b）它 的 功 能 为：完 成 二 选 一 数 据 选 择 器。3.43.5(1)

7、Y3=Y2=Y1=0 Y0=B(2)Y4=Y1=3.63.7(1)F1(2)3.8(1)D0=D3=D5=D6=0；D1=D2=D4=D7=1。(2)(3)Y3=A Y2=0 Y0=B m0m2 m5 m6 m7 m0m2m5m6m7D0 E D EDD5 D E DE3.9：D1 D ED6 ED2 ED3 D ED4 ED7 D E DE（1）F TATBC T ABC TATBC T ABC（2）3.103.11（1）写出最简表达式：Y AB BC CA（2）写出最小项的表达式：Y=m3+m5+m6+m7=m3m5m6m73.12（1）利用卡诺图化简，写出输出的最简表达式：（2）可用 7

8、4283 表示减法运算，Y3Y2Y1Y0=DCBA-0011=DCBA+1100+1。3.133.14、3.15 图略3.16该电路完成两个 3 位二进制数是否相同比较功能的电路。3.17该电路实现 1 位十进制加法器，数码管可以显示相加结果。当相加的结果大于 1001 时，数码管不显示。3.18该电路是一个检测 8421BCD 码并将其进行四舍五入的电路。3.193.21 得到 74151 各个数据输入端的值为：D0=0，D1=ABC=Y7，D2=A+B+C=Y0，D3=ABC=Y7，D4=ABC=Y0,D5=ABC=Y7Y4Y2Y1，D6=AB+AC+BC=Y7Y6Y5Y3，D7=1。3.

9、22(1)存在负向尖峰脉冲。(2)无冒险；(3)无冒险；(4)存在正向尖峰脉冲。(5)存在正向尖峰脉冲。第第 4 4 章章自测题自测题4.1 判断题 1.2.3.4.5.6.7.8.9.10.4.2 选择题 1 A 2C 3B 4 B 5 B 6 A 7 B 8 BC 9 C 10 D 11B，C 12C 13 C 14D 15B16B 17 ABC 18 ABD 19 BCD4.3 填空题1.RS、D、JK、T、T2.基本、同步、主从、边沿3.特性表、状态转换图、特性方程、波形图 4.5.2、Q=1、Q=0，Q6.空翻、边沿触发器7.0、18.保持9.主从、边沿10.控制电路11.高12.Q

10、n1 JQn KQn、置 0、置 1、保持、翻转.习题习题4.14.24.34.44.54.6(b)4.7 略4.84.9 解：Q1n1Q1nQ2n，Q2n1S 0、R 0 Q1n4.104.10 解：Q1n1 D，Q2n1 JQ2n KQ2nQ1nQ2nQ1nQ2n4.11 解：写出电路的输出方程Qn1 X列状态转换表如下X001101010011Z00114.12画出此触发器的状态转换图。第第 5 5 章章自测题自测题5.1 选择题 1A，2D，3C，4D，5B，6A，7B，8B，9B，10D，11D，12A，13B，14B，15A，16C5.2 判断题 ，5.3 填空题 1 数码，移位2

11、 组合，时序34 个4 同步，异步习题习题5.1（1）需要四个移位脉冲（2）此移位寄存器为右移寄存器（3）T 11 200us，完成该操作需要 204=800us 的时间。f5KHz5.2 此电路为能自启动的异步五进制计数器。5.3此电路为能自启动同步五进制计数器。5.4（1）计数器最高位触发器的输出脉冲频率为（2）需要用 10 个触发器构成。5.5 此电路为一能自启动的同步五进制计数器。5.6 计数器有六个独立状态，状态转换图如图 P5-6 所示。图 P5-65.7 可以用下降沿触发的 JK 触发器构成的一个三进制计数器来实现。输出方程和驱动方程为能自启动。逻辑图略5.8 输出方程及驱动方程

12、。J2 Q1Q0，K21J1 Q0，K1 Q0J0 Q2，K01能够自启动。电路图略5.9 输出方程，驱动方程J2 Q1，K2 Q1J1 Q2，K1 Q0nnnnnnnnnJ01，K0 Q2电路能够自启动。逻辑图略。5.10（1）按照给定的状态转换图画出次态卡诺图如图 T5-10（a）所示，求出A程，选用 D 触发器，即得到驱动方程。（a）图 P5-10（a）n1n、Bn1、Cn1状态方An1、Bn1、Cn1的卡诺图分别如图 P5-10（b）（c）（d）所示。（b）（c）（d）图 P5-10（b）（c）（d）合并 1 得到（2）检查自启动能力将 M=0 时，A B C=000、111 代入状态

13、方程，得到A将 M=1 时，A B C=000、111 代入状态方程，得到A因此电路不能自启动。（3）改圈Cn1nnnnnnn1Bn1Cn1=111、000。Bn1Cn1=111、000。n1的卡诺图即可使电路由不能自启动变为自启动，C图 P5-10（e）n1的卡诺图如图 T5-10（e）。得到Cn1 MAnBn M BnCn MAnCn MAnBn（4）画出电路图电路图略。5.11（1）状态转换如图 P5-11（a）所示：图 P5-11（a）（2）选下降沿触发的 JK 触发器。求出输出方程和驱动方程图 P5-11（b）（3）检查自启动能自启动（4）画出逻辑图5.12（a）八进制计数器（b）七

14、进制计数器5.13CT74290（）为三进制计数器，CT74290（）为六进制计数器，因此电路为 3*6=18 进制计数器。5.14该图为六进制计数器。5.15解法一：；40=10*4电路如图 P5-15（a）所示。图 P5-15（a）解法二：40=5*8电路如图 T5-15（b）所示。图 P5-15（b）5.16 解：用 CT74290 构成 8421BCD 码的 24 进制计数器如图 T5-16 所示。图 P5-165.17方案一：电路如图 T5-17(a)所示。图 P5-17(a)方案二：电路如图 T5-17(b)所示。图 P5-17(b)5.18 CT74160 为带同步预置端的十进制

15、加法计数器，由图可知，当 CO=1 时，nnQ1nQ0D3D2D1D0y3y2y1y0；而 T1147 为二十进制优先权编码器，当I10时，LD0,Q3nQ2同时其余输入端为 1 时，y3y2y1y01110，D3D2D1D00001，此时 CT160为九进制计数器，其状态转换图如图 P5-18所示.图 P5-18Z 的频率 fz是 CP 频率 fcp的 1/9。用此方法分析可得下表：接 低 电平 的 输入端fzfcpfz00011/900101/800111/70.143f001001/60.167f001011/50.2f0图 P5-195.20 CT161（）为九进制计数器，CT7416

16、1（）为四进制计数器Z 与 CP 频率比为 1：365.21可采用多种方法构成图 P5-21（3）（4）.图 T5-215.22 方案一，采用反馈归零法，（100）DB，如图 P5-22（a）所示。图 P5-22（a）方案二，采用级连法 100=1010，如图 P5-22（b）图 P5-22（b）5.2396KHz 60=1600=161010其中方案之一如图 P5-23所示。.图 P5-235.24（1）CT4194 清零后，S1S0=01，处于右移工作状态，为五进制计数器，图 b 为七进制计数器。（2）T4194 构成扭环形计数器时，从Q0、Q1、Q2、Q3取反馈分别构成2、4、6、8 分

17、频（即M=2n）。如果将两个相邻触发器输出端加到与非门输入端共同作为反馈信号来说，就可使计数器的模 M 由2n变为 2n-1.5-25（1）该计数器为六进制计数器。状态转换图如图 P5-25a所示。图 P5-24a（2）由状态转换图可以得到次态卡诺图如图 P5-24b。图 P5-25b（3）选用 JK 触发器，由次态卡诺图得到电路的状态方程和驱动方程。（4）检查自启动能力将 110 和 111 代入电路的状态方程得到次态分别为 011 和 001，因此电路能自启动。（5）根据驱动方程画出电路图。电路图略。01101/40.25f001111/30.333f010001/20.5f0100100

18、f00.111f00.125f05-19波形图如图 P5-19所示。5-26X=0 时为 五进制计数器，X=1 时为六进制计数器。5.27 连接如图 P5.27。从Y0到Y11输出图 P5.275.28由表 P5-28 可知，此电路每隔八个 CP 脉冲循环一次，所以应设计一个八进制计数器。用 CT74290 利用反馈归零法实现八进制计数器，然后再对计数器的输出进行译码，从而实现需要的输出。（1）译码真值表如表 P5-28b。表 P5-28b00000000000011110011001101010101010010010010101000011100（2）写出逻辑函数表达式由真值表可得输出表达

19、式：A（红）=Q3Q2Q1Q0 Q3Q2Q1Q0 Q3Q2Q1Q0B（绿）=nnQ3nQ2nQ1nQ0n Q3nQ2Q1nQ0n Q3nQ2Q1nQ0nnnnnnnnnnnnnnnnnnnnnnnnnC（黄）=Q3Q2Q1Q0 Q3Q2Q1Q0 Q3Q2Q1Q0（3）化简利用约束项并用卡诺图化简得：A（红）=Q2Q1Q0 Q2Q1Q0 Q2Q1Q0B（绿）=nQ1nQ0n Q2Q0nnnnnnnnnnnnnnnC（黄）=Q2Q1 Q2Q1Q0（4）电路图略第第 6 6 章章自测题自测题6.1 判断题1.，2.，3.，4.，5.，6.，7.，8.6.2 选择题1.BC2.B3.C4.A5.B6.

20、B7.B8.D9.C10.D 11.B12.D6.3 填空题1.TTL、COMS 2.滞后，回差、输出脉冲宽度 3.多谐振荡器，施密特触发器、单稳态触发器4 石英晶体振荡器、暂稳态习题习题6.1 略6.2 略6.36.46.5 略6.6解：（1）555组成的单稳态触发器。（2）uI、uO波形如图所示。输出脉冲宽度由下式求得：TW=RCln3=1001033.310-61.1=363（ms）6.7 此电路属于施密特触发器形式。正常工作时，光电管导通，施密特触发器输入为高电平，OUT=“0”。一但出现断线故障，光电管截止，施密特触发器输入变为低电平，OUT=“1”，继电器使开关闭合，DL 报警。6

21、.8 解（1）（2）增大 R3（3）电路中电容 C2起滤波作用，电容 C3起隔直、通交流的作用。6.9解：（1）多谐振荡器（2）当细铜丝不断时，555 定时器的RD置成低电平，使Q 输出始终为低电平，喇叭不响。当细铜丝拉断时，555 定时器的RD置成高电平，Q输出方波信号，喇叭发出报警声。6.10解：（1）计数器的状态转换图为：为三进制计数器。（2）TW=0.7RextCext=0.7501030.0210-6=0.7ms（3）第第 7 7 章章自测题自测题7.1 判断题1.2.3.4.5.6.7.8.9.10.7.2 选择题1.D2.D3.C4.C5.C6.A7.D8.B9.A10.D11.

22、C12.A13ACD 14.B7.3填空题1.存储容量存取时间 2电容，暂时存储信息，地址译码器，读/写控制，存储矩阵3掩膜 ROM、可编程 ROM、可擦除可编程 ROM习题习题7.1：Y1 m（2，3，4，5，8，9，14，15）7.37.47.57.2 解:把上述式子转化成最小项的形式：Y2 m（6，7，10，11，14，15）需用 4 片 RAM 芯片，接线图为：Y3 m（0，3，6，9，12，15）I/O0Y4 m（7，11，13，14，15）I/O10241R/WCSA9I/O1I/O2I/O3图略I/O10241I/O第第10248 8 章章1R/WCSA9I/O10241R/WC

23、SA9R/WCSA9自自A测测题题0A98.1解：可编程逻辑器件主要有：PROM、PLA、PAL、GAL、CPLD、FPGA。可编程逻辑器件是可由用户编程、配置的一类逻辑器件的泛称。可编程逻辑器件实际上是一种将不具有特定逻辑功能的基本逻辑单元集成的通用大规模集成电路，用户可以根据需要对其编程，进而实现所需的逻辑功R/CS能。8.2解：PAL相对于 PROM 而言，使用更灵活，且易于完成多种逻辑功能，同时又比 PLA 工艺简单，易于实现。它采用双极型工艺制作，熔丝编程方式，工作速度较高。它由可编程的与逻辑阵列、固定的或逻辑阵列和输出电路三部分组成。通过对与逻辑阵列编程，可以获得不同形式的组合逻辑

24、函数。另外，在有些型号的 PAL 器件中，输出电路中设置有触发器和从触发器输出到与逻辑阵列的反馈线，利用这种 PAL 器件还可以很方便地构成各种时序逻辑电路。PAL 器件的输出电路结构有：专用输出结构、可编程输入/输出结构、寄存器输出结构、异或输出结构、运算选通反馈结构等五种类型。8.3解：PAL 采用双极型工艺制作，熔丝编程方式，工作速度较高。它由可编程的与逻辑阵列、固定的或逻辑阵列和输出电路三部分组成。通过对与逻辑阵列编程，可以获得不同形式的组合逻辑函数。另外，在有些型号的 PAL 器件中，输出电路中设置有触发器和从触发器输出到与逻辑阵列的反馈线，利用这种 PAL 器件还可以很方便地构成各

25、种时序逻辑电路。GAL 是在 PAL 的基础上发展起来的，它继承了 PAL 的与-或阵列结构，不同的是它采用了电擦除可编程的E2CMOS 工艺制作，有电擦写反复编程的特性。GAL 器件具有灵活的输出结构，它的输出端设置了可编程的输出逻辑宏单元(OLMC,Output Logic Macro Cell)，通过编程可以将 OLMC 设置成不同的输出方式，具有很强的通用性。8.4解：GAL 采用了电擦除可编程的 E2CMOS 工艺制作，有电擦写反复编程的特性。GAL 的输出逻辑宏单元能实现专用输入、专用组合、输出反馈组合、输出时序电路组合输出、寄存器输出等逻辑功能。8.5解：结构差异。CPLD 大多

26、是基于乘积项(Product-Term)技术和 E2PROM(或 Flash)工艺的；FPGA 一般是基于查找表(LUT)技术和 SRAM 工艺的。延迟可预测能力。CPLD 的布线结构决定了它的时序延迟是均匀的和可预测的；FPGA 的布线结构导致了传输延迟是不相等的、不可预测的，这会给设计工作带来麻烦，也限制了器件的工作速度。适合场所。虽然 CPLD和FPGA的集成度都可达到数十万门，但相比较而言，CPLD更适合于完成各类算法和组合逻辑；而 FPGA 则更适合于完成时序较多的逻辑电路。换句话说，FPGA 更适合于触发器丰富的结构，而 CPLD 更适合于触发器有限而乘积项丰富的结构。CPLD 比

27、 FPGA 使用起来更方便。CPLD 的编程采用 E2PROM 或 Flash 技术，无需外部存储器芯片，使用简单；而 FPGA 的编程信息需存放在外部存储器上，使用方法复杂，且 FPGA 的编程数据存放在 EPROM中，读出并送到 FPGA 的 SRAM 中，不利于保密。基于 SRAM 编程的 FPGA 在系统断电时编程信息会随之丢失，因此每次开始工作时都要重新装载编程数据。在编程上，FPGA 比 CPLD 具有更大的灵活性。CPLD 通过修改具有固定内连电路的逻辑功能来编程；FPGA 主要通过改变内部连线的布线来编程。FPGA 在逻辑门下编程；而 CPLD 在逻辑块下编程。一般情况下，CP

28、LD 的功耗要比 FPGA 的大，且集成度越高越明显。习习题题8.1解：可编程逻辑器件的发展经历了以下过程：PROMPLAPALGALCPLDFPGA。第 7 章讲述的 PROM 就是一种 PLD 器件，PROM 之后产生了可编程逻辑阵列(PLA,Programmable Logic Array)、可编程阵列逻辑(PAL,Programmable Array Logic)、通用阵列逻辑(GAL,Generic Array Logic)、复杂可编程逻辑器件(CPLD,Complex Programmable Logic Device)和现场可编程门阵列(FPGA,Field Programmab

29、le Gate Array)等几种类型。8.2解：8.3解：在结构上，它包括宏单元(Macrocell)、逻辑阵列块(LAB,Logic Array Block)、扩展乘积项(EPT,Expender Product Term)、可编程连线阵列(PIA,Programmable Interconnect Array)和 I/O 控制块(I/O ControlBlock)等几部分。宏单元是 CPLD 的基本结构，由它来实现基本的逻辑功能。每个 LAB 中包含 16 个宏单元，其中每个宏单元有一个可编程的与阵列、一个固定的或阵列以及一个可编程的寄存器。各逻辑阵列块 LAB 之间通过可编程连线阵列

30、PIA 连接进行信号传递。I/O 控制块负责输入、输出的电气特性控制，比如可以设定集电极开路输出、三态输出等。8.4解：FLEX 10K 系列在结构上包括嵌入式阵列块(EAB,Embedded Array Block)、逻辑阵列块(LAB)、快速通道(Fast Track)互连和输入/输出单元(IOE,In-Out Element)四部分。EAB 是一种输入、输出端带有寄存器的非常灵活的 RAM，它既可以作为存储器使用，也可以用来实现逻辑功能。EAB 用来实现逻辑功能时，每个 EAB 可相当于大约 100300 个等效门，能方便地构成乘法器、加法器、纠错电路等模块，并由这些功能模块可以进一步构

31、成诸如数字滤波器、微控制器等系统。逻辑功能通过配置时，编程 EAB 为只读模型，生成一个大的查找表 LUT 来实现。在这个 LUT 中，组合功能是通过查找表而不是通过运算来完成的，其速度比用常规逻辑运算实现时更快，且这一优势因 EAB 的快速访问而得到了进一步加强。8.5解：FLEX 10K 系列器件中哪个是易失性的。第第 9 9 章章自测题自测题9.1 判断题1.2.3.4.5.6.7.8.9.109.2 选择题1C D 2B 3C 4A 5D 6B 7B 8A9.3 填空题1采样 保持 量化 编码 2转换精度 转换时间（转换率）习题习题9.1 解：最小模拟输出电压5/2 0.0195V 1

32、9.5mV，分辨率1/(2 1)0.00392。9.2 解：11 位。9.3 解：9 位。9.4 解：-5.469V。9.5 解：Rf10k。9.6 解：重复周期 10.24ms，输出波形略。9.7 解：采样 保持 量化 编码，采样信号的最低频率 10kHz。9.8 解：d2d1d0111。9.9 解：9.10 解：88uI和UREF极性相同，即uI和-UREF极性相反，且满足uI UREF。如果uI UREF，不能完成模数转换，因为反向积分过程中计数器将产生溢出，产生错误结果。9.11 解：(1)应选择 10 位的 A/D 转换器(2)如果uI UREF，反向积分过程中计数器将产生溢出，产生错误结果。