EDA技术实用教程第5章.ppt

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1、EDA技术实用教程技术实用教程第第 5 5 章章 QuartusII应用向导应用向导 5.1 基本设计流程基本设计流程 K KX康芯科技康芯科技图图5-1选择编辑文件的语言类型，键入源程序并存盘选择编辑文件的语言类型，键入源程序并存盘5.1.1建立工作库文件夹和编辑设计文件建立工作库文件夹和编辑设计文件5.1 基本设计流程基本设计流程 K KX康芯科技康芯科技图图5-2利用利用“NewPrejectWizard”创建工程创建工程cnt105.1.2创建工程创建工程5.1 基本设计流程基本设计流程 K KX康芯科技康芯科技图图5-3将所有相关的文件都加入进此工程将所有相关的文件都加入进此工程5.

2、1.2创建工程创建工程5.1 基本设计流程基本设计流程 K KX康芯科技康芯科技图图5-4选择目标器件选择目标器件EP2C5T144C85.1.2创建工程创建工程5.1 基本设计流程基本设计流程 K KX康芯科技康芯科技图图5-5将将Max+plusII工程转换为工程转换为QuartusII工程工程5.1.2创建工程创建工程5.1 基本设计流程基本设计流程 K KX康芯科技康芯科技图图5-6选择目标器件选择目标器件EP2C5T144C85.1.3编译前设置编译前设置5.1 基本设计流程基本设计流程 K KX康芯科技康芯科技图图5-7选择配置器件的工作方式选择配置器件的工作方式5.1.3编译前设

3、置编译前设置5.1 基本设计流程基本设计流程 K KX康芯科技康芯科技图图5-8选择配置器件和编程方式选择配置器件和编程方式5.1.3编译前设置编译前设置K KX康芯科技康芯科技图图5-9全程编译后出现报错信息全程编译后出现报错信息5.1.4全程编译全程编译K KX康芯科技康芯科技图图5-10选择编辑矢量波形文件选择编辑矢量波形文件5.1.5时序仿真时序仿真5.1 基本设计流程基本设计流程 K KX康芯科技康芯科技图图5-11波形编辑器波形编辑器5.1.5时序仿真时序仿真5.1 基本设计流程基本设计流程 K KX康芯科技康芯科技图图5-12设置仿真时间长度设置仿真时间长度5.1.5时序仿真时序

4、仿真5.1 基本设计流程基本设计流程 K KX康芯科技康芯科技图图5-13vwf激励波形文件存盘激励波形文件存盘5.1.5时序仿真时序仿真5.1 基本设计流程基本设计流程 K KX康芯科技康芯科技图图5-14向波形编辑器拖入信号节点向波形编辑器拖入信号节点5.1.5时序仿真时序仿真K KX康芯科技康芯科技图图5-15设置时钟设置时钟CLK的周期的周期5.1.5时序仿真时序仿真5.1 基本设计流程基本设计流程 K KX康芯科技康芯科技图图5-16选择总线数据格式选择总线数据格式5.1.5时序仿真时序仿真5.1 基本设计流程基本设计流程 K KX康芯科技康芯科技图图5-17设置好的激励波形图设置好

5、的激励波形图5.1.5时序仿真时序仿真5.1 基本设计流程基本设计流程 K KX康芯科技康芯科技图图5-18选择仿真控制选择仿真控制5.1.5时序仿真时序仿真5.1 基本设计流程基本设计流程 K KX康芯科技康芯科技图图5-19仿真波形输出仿真波形输出5.1.5时序仿真时序仿真5.1 基本设计流程基本设计流程 K KX康芯科技康芯科技图图5-20选择全时域显示选择全时域显示5.1.5时序仿真时序仿真5.1 基本设计流程基本设计流程 K KX康芯科技康芯科技图图5-21cnt10工程的工程的RTL电路图电路图5.1.6应用应用RTL电路图观察器电路图观察器K KX康芯科技康芯科技图图5-22GW

6、48实验系统模式实验系统模式5实验电路图实验电路图5.2.1引脚锁定引脚锁定K KX康芯科技康芯科技图图5-23AssignmentEditor编辑器编辑器5.2.1引脚锁定引脚锁定5.2 引脚设置和下载引脚设置和下载 K KX康芯科技康芯科技图图5-24两种引脚锁定对话框两种引脚锁定对话框5.2.1引脚锁定引脚锁定5.2 引脚设置和下载引脚设置和下载 K KX康芯科技康芯科技图图5-25选择编程下载文选择编程下载文5.2.2配置文件下载配置文件下载5.2 引脚设置和下载引脚设置和下载 K KX康芯科技康芯科技图图5-26加入编程下载方式加入编程下载方式5.2.2配置文件下载配置文件下载5.2

7、 引脚设置和下载引脚设置和下载 K KX康芯科技康芯科技图图5-27双击选中的编程方式名双击选中的编程方式名5.2.2配置文件下载配置文件下载5.2 引脚设置和下载引脚设置和下载 K KX康芯科技康芯科技图图5-28ByteBlasterII编程下载窗编程下载窗5.2.2配置文件下载配置文件下载5.2 引脚设置和下载引脚设置和下载 K KX康芯科技康芯科技图图5-29ByteBlasterII接口接口AS模式编程窗口模式编程窗口5.2.3AS模式编程配置器件模式编程配置器件5.2 引脚设置和下载引脚设置和下载 K KX康芯科技康芯科技图图5-30选择目标器件选择目标器件EP2C5T1445.2

8、.4JTAG间接模式编程配置器件间接模式编程配置器件5.2 引脚设置和下载引脚设置和下载 K KX康芯科技康芯科技图图5-31选定选定SOF文件后，选择文件压缩文件后，选择文件压缩5.2.4JTAG间接模式编程配置器件间接模式编程配置器件K KX康芯科技康芯科技图图5-32用用JTAG模式对配置器件模式对配置器件EPCS1进行间接编程进行间接编程5.2.4JTAG间接模式编程配置器件间接模式编程配置器件5.2 引脚设置和下载引脚设置和下载 K KX康芯科技康芯科技图图5-33安装安装USB驱动程序驱动程序5.2.5USBBlaster编程配置器件使用方法编程配置器件使用方法K KX康芯科技康芯

9、科技图图5-34设置设置JTAG硬件功能硬件功能5.2.5USBBlaster编程配置器件使用方法编程配置器件使用方法5.2 引脚设置和下载引脚设置和下载 K KX康芯科技康芯科技图图5-35在在In-SystemMemoryContentEditor中使用中使用USBBlaster5.2.5USBBlaster编程配置器件使用方法编程配置器件使用方法5.2 引脚设置和下载引脚设置和下载 K KX康芯科技康芯科技图图5-36SignalTapII编辑窗编辑窗1 1打开打开SignalTapIISignalTapII编辑窗编辑窗 5.3 嵌入式逻辑分析仪使用方法嵌入式逻辑分析仪使用方法 K KX

10、康芯科技康芯科技图图5-37SignalTapII编辑窗编辑窗2 2调入待测信号调入待测信号 5.3 嵌入式逻辑分析仪使用方法嵌入式逻辑分析仪使用方法 3 3SignalTap IISignalTap II参数设置参数设置 K KX康芯科技康芯科技图图5-38设定设定SignalTapII与工程一同综合适配与工程一同综合适配4 4文件存盘文件存盘 5.3 嵌入式逻辑分析仪使用方法嵌入式逻辑分析仪使用方法 K KX康芯科技康芯科技图图5-39下载下载cnt10.sof并准备启动并准备启动SignalTapII5 5编译下载编译下载 5.3 嵌入式逻辑分析仪使用方法嵌入式逻辑分析仪使用方法 6 6

11、启动启动SignalTapIISignalTapII进行采样与分析进行采样与分析 K KX康芯科技康芯科技图图5-40SignalTapII采样已被启动采样已被启动5.3 嵌入式逻辑分析仪使用方法嵌入式逻辑分析仪使用方法 6 6启动启动SignalTapIISignalTapII进行采样与分析进行采样与分析 K KX康芯科技康芯科技图图5-41SignalTapII数据窗设置后的信号波形数据窗设置后的信号波形5.3 嵌入式逻辑分析仪使用方法嵌入式逻辑分析仪使用方法 7 7SignalTap IISignalTap II的其他设置和控制方法的其他设置和控制方法 K KX康芯科技康芯科技5.4 原

12、理图输入设计方法原理图输入设计方法 5.4.1 5.4.1 设计流程设计流程 1.1.为本项工程设计建立文件夹为本项工程设计建立文件夹 假设本项设计的文件夹取名为假设本项设计的文件夹取名为adder，路径为：路径为：d:adder。K KX康芯科技康芯科技图图5-42元件输入对话框元件输入对话框5.4 原理图输入设计方法原理图输入设计方法 2.2.输入设计项目和存盘输入设计项目和存盘 K KX康芯科技康芯科技图图5-43将所需元件全部调入原理图编辑窗并连接好将所需元件全部调入原理图编辑窗并连接好5.4 原理图输入设计方法原理图输入设计方法 3.3.将设计项目设置成可调用的元件将设计项目设置成可

13、调用的元件 K KX康芯科技康芯科技图图5-44连接好的全加器原理图连接好的全加器原理图f_adder.bdf5.4 原理图输入设计方法原理图输入设计方法 4.4.设计全加器顶层文件设计全加器顶层文件 K KX康芯科技康芯科技图图5-45f_adder.bdf工程设置窗工程设置窗5.4 原理图输入设计方法原理图输入设计方法 5.5.将设计项目设置成工程和时序仿真将设计项目设置成工程和时序仿真 K KX康芯科技康芯科技图图5-46加入本工程所有文件加入本工程所有文件5.4 原理图输入设计方法原理图输入设计方法 5.5.将设计项目设置成工程和时序仿真将设计项目设置成工程和时序仿真 K KX康芯科技

14、康芯科技图图5-47全加器工程全加器工程f_adder的仿真波形的仿真波形5.4 原理图输入设计方法原理图输入设计方法 5.5.将设计项目设置成工程和时序仿真将设计项目设置成工程和时序仿真 K KX康芯科技康芯科技5.4 原理图输入设计方法原理图输入设计方法 5.4.2 5.4.2 应用宏模块的原理图设计应用宏模块的原理图设计 1.1.计数器设计计数器设计 图图5-48含有时钟使能的两位十进制计数器含有时钟使能的两位十进制计数器K KX康芯科技康芯科技5.4 原理图输入设计方法原理图输入设计方法 5.4.2 5.4.2 应用宏模块的原理图设计应用宏模块的原理图设计 1.1.计数器设计计数器设计

15、 图图5-49两位十进制计数器工作波形两位十进制计数器工作波形K KX康芯科技康芯科技2.2.频率计主结构电路设计频率计主结构电路设计 图图5-50两位十进制频率计顶层设计原理图文件两位十进制频率计顶层设计原理图文件K KX康芯科技康芯科技5.4 原理图输入设计方法原理图输入设计方法 5.4.2 5.4.2 应用宏模块的原理图设计应用宏模块的原理图设计 2.2.频率计主结构电路设计频率计主结构电路设计 图图5-51两位十进制频率计测频仿真波形两位十进制频率计测频仿真波形K KX康芯科技康芯科技3.3.时序控制电路设计时序控制电路设计 图图5-52测频时序控制电路测频时序控制电路5.4 原理图输

16、入设计方法原理图输入设计方法 K KX康芯科技康芯科技5.4 原理图输入设计方法原理图输入设计方法 5.4.2 5.4.2 应用宏模块的原理图设计应用宏模块的原理图设计 3.3.时序控制电路设计时序控制电路设计 图图5-53测频时序控制电路工作波形测频时序控制电路工作波形K KX康芯科技康芯科技4.4.顶层电路设计顶层电路设计 图图5-54频率计顶层电路原理图频率计顶层电路原理图K KX康芯科技康芯科技5.4 原理图输入设计方法原理图输入设计方法 5.4.2 5.4.2 应用宏模块的原理图设计应用宏模块的原理图设计 4.4.顶层电路设计顶层电路设计图图5-55频率计工作时序波形频率计工作时序波

17、形习习 题题 K KX康芯科技康芯科技5-1.归归纳纳利利用用QuartusII进进行行VHDL文文本本输输入入设设计计的的流流程程：从从文件输入一直到文件输入一直到SignalTapII测试。测试。5-2.由图由图5-405-40、5-415-41，详细说明工程设计，详细说明工程设计cnt10cnt10的硬件工作情的硬件工作情况。况。5-3.如何为设计中的如何为设计中的SignalTapII加入独立采用时钟？试给出加入独立采用时钟？试给出完整的程序和对它的实测结果。完整的程序和对它的实测结果。习习 题题 K KX康芯科技康芯科技5-4.参参考考QuartusII的的Help，详详细细说说明明

18、Assignments菜菜单单中中Settings对话框的功能。对话框的功能。（1）说说明明其其中中的的TimingRequirements&Qptions的的功功能能、使使用方法和检测途径。用方法和检测途径。（2）说明其中的说明其中的CompilationProcess的功能和使用方法。的功能和使用方法。（3）说说明明Analysis&SynthesisSetting的的功功能能和和使使用用方方法法，以及其中的以及其中的SynthesisNetlistOptimization的功能和使用方法。的功能和使用方法。（4）说说明明FitterSettings中中的的DesignAssistant和

19、和Simulator功功能，举例说明它们的使用方法。能，举例说明它们的使用方法。习习 题题 K KX康芯科技康芯科技5-5.概述概述Assignments菜单中菜单中AssignmentEditor的功能，举例说明。的功能，举例说明。5-6.用用74148和和与与非非门门实实现现8421BCD优优先先编编码码器器，用用3片片74139组组成成一一个个5-24线译码器。线译码器。5-7.用用74283加加法法器器和和逻逻辑辑门门设设计计实实现现一一位位8421BCD码码加加法法器器电电路路，输输入入输输出出均均是是BCD码码，CI为为低低位位的的进进位位信信号号，CO为为高高位位的的进进位位信信

20、号号，输输入入为为两个两个1位十进制数位十进制数A，输出用，输出用S表示。表示。5-8.设设计计一一个个7人人表表决决电电路路，参参加加表表决决者者7人人，同同意意为为1，不不同同意意为为0，同同意意者过半则表决通过，绿指示灯亮；表决不通过则红指示灯亮。者过半则表决通过，绿指示灯亮；表决不通过则红指示灯亮。5-9.设设计计一一个个周周期期性性产产生生二二进进制制序序列列的的序序列列发发生生器器，用用移移位位寄寄存存器器或或用用同同步时序电路实现，并用时序仿真器验证其功能。步时序电路实现，并用时序仿真器验证其功能。习习 题题 K KX康芯科技康芯科技5-10.用用D触触发发器器构构成成按按循循环

21、环码码(000-001-011-111-101-100-000)规规律律工作的六进制同步计数器。工作的六进制同步计数器。5-11.应用应用4位全加器和位全加器和74374构成构成4位二进制加法计数器。位二进制加法计数器。5-12.用用74194、74273、D触触发发器器等等器器件件组组成成8位位串串入入并并出出的的转转换换电电路路，要要求求在在转转换换过过程程中中数数据据不不变变，只只有有当当8位位一一组组数数据据全全部部转转换换结结束束后后，输输出出才才变化一次。变化一次。如如果果使使用用74299、74373、D触触发发器器和和非非门门来来完完成成上上述述功功能能，应应该该有有怎怎样样的

22、的电路？电路？5-13.用用一一片片74163和和两两片片74138构构成成一一个个具具有有12路路脉脉冲冲输输出出的的数数据据分分配配器器。要要求求在在原原理理图图上上标标明明第第1路路到到第第12路路输输出出的的位位置置。若若改改用用一一片片74195代代替替以上的以上的74163，试完成同样的设计。，试完成同样的设计。习习 题题 K KX康芯科技康芯科技5-14.用用同同步步时时序序电电路路对对串串行行二二进进制制输输入入进进行行奇奇偶偶校校验验，每每检检测测5位位输输入入，输输出出一一个个结结果果。当当5位位输输入入中中1的的数数目目为为奇奇数数时时，在在最最后后一一位位的的时时刻输出

23、刻输出1。5-15.用用7490设设计计模模为为872的的计计数数器器，且且输输出出的的个个位位、十十位位、百百位位都都应应符合符合8421码权重。码权重。5-16.用用74161设计一个设计一个97分频电路，用置分频电路，用置0和置数两种方法实现。和置数两种方法实现。5-17.某某通通信信接接收收机机的的同同步步信信号号为为巴巴克克码码1110010。设设计计一一个个检检测测器器，其其输入为串行码输入为串行码x，输出为检测结果，输出为检测结果y，当检测到巴克码时，输出，当检测到巴克码时，输出1。实验与设计实验与设计 K KX康芯科技康芯科技5-1.组合电路的设计组合电路的设计(1)实实验验目

24、目的的：熟熟悉悉Quartus的的VHDL文文本本设设计计流流程程全全过过程程，学学习习简简单组合电路的设计、多层次电路设计、仿真和硬件测试。单组合电路的设计、多层次电路设计、仿真和硬件测试。(2)实实验验内内容容1：首首先先利利用用Quartus完完成成2选选1多多路路选选择择器器（例例4-3）的的文文本本编编辑辑输输入入(mux21a.vhd)和和仿仿真真测测试试等等步步骤骤，给给出出图图4-3所所示示的的仿仿真真波形。最后在实验系统上进行硬件测试，验证本项设计的功能。波形。最后在实验系统上进行硬件测试，验证本项设计的功能。(3)实实验验内内容容2：将将此此多多路路选选择择器器看看成成是是

25、一一个个元元件件mux21a，利利用用元元件件例例化化语语句句描描述述图图4-18，并并将将此此文文件件放放在在同同一一目目录录中中。以以下下是是部部分分参参考考程程序：序：实验与设计实验与设计 K KX康芯科技康芯科技.COMPONENT MUX21A PORT(a，b，s:IN STD_LOGIC;y:OUT STD_LOGIC);END COMPONENT；.u1:MUX21A PORT MAP(a=a2，b=a3，s=s0，y=tmp);u2:MUX21A PORT MAP(a=a1，b=tmp，s=s1，y=outy);END ARCHITECTURE BHV;按按照照本本章章给给出

26、出的的步步骤骤对对上上例例分分别别进进行行编编译译、综综合合、仿仿真真。并并对对其其仿仿真真波波形形作作出出分分析说明。析说明。实验与设计实验与设计 K KX康芯科技康芯科技(4)实实验验内内容容3：引引脚脚锁锁定定以以及及硬硬件件下下载载测测试试。建建议议选选实实验验电电路路模模式式5（附附录录图图8），用用键键1(PIO0)控控制制s0；用用键键2(PIO1)控控制制s1；a3、a2和和a1分分别别接接clock5、clock0和和clock2；输输出出信信号号outy仍仍接接扬扬声声器器spker。通通过过短短路路帽帽选选择择clock0接接256Hz信信号号，clock5接接1024H

27、z，clock2接接8Hz信信号号。最最后后进进行行编编译译、下下载载和和硬硬件件测测试试实实验验（通通过过选选择择键键1、键键2，控控制制s0、s1，可可使使扬扬声声器器输输出出不不同同音音调调）。(5)实实验验报报告告：根根据据以以上上的的实实验验内内容容写写出出实实验验报报告告，包包括括程程序序设设计计、软软件件编编译译、仿仿真真分分析析、硬硬件件测测试试和和详详细细实实验验过过程程；给给出出程程序序分析报告、仿真波形图及其分析报告。分析报告、仿真波形图及其分析报告。实验与设计实验与设计 K KX康芯科技康芯科技(6)附附加加内内容容：根根据据本本实实验验以以上上提提出出的的各各项项实实

28、验验内内容容和和实实验验要要求求，设计设计1位全加器。位全加器。首首先先用用Quartus完完成成4.3节节给给出出的的全全加加器器的的设设计计，包包括括仿仿真真和和硬硬件件测测试试。实实验验要要求求分分别别仿仿真真测测试试底底层层硬硬件件或或门门和和半半加加器器，最最后后完完成成顶顶层层文文件件全全加加器器的的设设计计和和测测试试，给给出出设设计计原原程程序序，程程序序分分析析报报告、仿真波形图及其分析报告。告、仿真波形图及其分析报告。(7)实实验验习习题题：以以1位位二二进进制制全全加加器器为为基基本本元元件件，用用例例化化语语句句写写出出8位位并并行行二二进进制制全全加加器器的的顶顶层层

29、文文件件，并并讨讨论论此此加加法法器器的的电电路路特特性。性。实验与设计实验与设计 K KX康芯科技康芯科技5-2.时序电路的设计时序电路的设计(1)实实验验目目的的：熟熟悉悉Quartus的的VHDL文文本本设设计计过过程程，学学习习简简单单时时序序电路的设计、仿真和测试。电路的设计、仿真和测试。(2)实实验验内内容容1：根根据据实实验验5-1的的步步骤骤和和要要求求，设设计计触触发发器器(使使用用例例4-6)，给出程序设计、软件编译、仿真分析、硬件测试及详细实验过程。给出程序设计、软件编译、仿真分析、硬件测试及详细实验过程。(3)实实验验内内容容2：设设计计锁锁存存器器(使使用用例例4-1

30、4)，同同样样给给出出程程序序设设计计、软软件件编译、仿真分析、硬件测试及详细实验过程。编译、仿真分析、硬件测试及详细实验过程。(4)实实验验内内容容3：只只用用一一个个1位位二二进进制制全全加加器器为为基基本本元元件件和和一一些些辅辅助助的的时时序电路，设计一个序电路，设计一个8位串行二进制全加器，位串行二进制全加器，要求要求：1、能能在在8-9个个时时钟钟脉脉冲冲后后完完成成8位位二二进进制制数数（加加数数被被加加数数的的输输入入方方式式为为并行）的加法运算，电路须考虑进位输入并行）的加法运算，电路须考虑进位输入Cin和进位输出和进位输出Cout；实验与设计实验与设计 K KX康芯科技康芯

31、科技2、给给出出此此电电路路的的时时序序波波形形，讨讨论论其其功功能能，并并就就工工作作速速度度与与并并行行加加法法器器进进行比较；行比较；3、在在FPGA中中进进行行实实测测。对对于于GW48EDA实实验验系系统统，建建议议选选择择电电路路模模式式1（附附录录图图3），键键2，键键1输输入入8位位加加数数；键键4，键键3输输入入8位位被被加加数数；键键8作作为为手手动动单单步步时时钟钟输输入入；键键7控控制制进进位位输输入入Cin；键键9控控制制清清0；数数码码6和和数数码码5显示相加和；发光管显示相加和；发光管D1显示溢出进位显示溢出进位Cout。4、键键8作作为为相相加加起起始始控控制制

32、，同同时时兼兼任任清清0；工工作作时时钟钟由由clock0自自动动给给出出，每每当当键键8发发出出一一次次开开始始相相加加命命令令，电电路路即即自自动动相相加加，结结束束后后停停止止工工作作，并并显显示示相相加加结结果果。就就外外部部端端口口而而言言，与与纯纯组组合合电电路路8位位并并行行加加法法器器相相比比，此此串行加法器仅多出一个加法起始串行加法器仅多出一个加法起始/清清0控制输入和工作时钟输入端。控制输入和工作时钟输入端。提示：此加法器有并提示：此加法器有并/串和串串和串/并移位寄存器各一。并移位寄存器各一。(5)实实验验报报告告：分分析析比比较较实实验验内内容容1和和2的的仿仿真真和和

33、实实测测结结果果，说说明明这这两两种种电电路的异同点。路的异同点。实验与设计实验与设计 K KX康芯科技康芯科技5-3.设计含异步清0和同步时钟使能的加法计数器(1)实实验验目目的的：学学习习计计数数器器的的设设计计、仿仿真真和和硬硬件件测测试试，进进一一步步熟熟悉悉VHDL设计技术。设计技术。(2)实实验验原原理理：实实验验程程序序为为例例4-22，实实验验原原理理参参考考4.4节节，设设计计流流程程参参考考本本章。章。(3)实实验验内内容容1：在在Quartus上上对对例例4-22进进行行编编辑辑、编编译译、综综合合、适适配配、仿仿真真。说说明明例例中中各各语语句句的的作作用用，详详细细描

34、描述述示示例例的的功功能能特特点点，给给出出其其所所有有信号的时序仿真波形。信号的时序仿真波形。(4)实实验验内内容容2：引引脚脚锁锁定定以以及及硬硬件件下下载载测测试试（参参考考5.2节节）。引引脚脚锁锁定定后后进行编译、下载和硬件测试实验。将实验过程和实验结果写进实验报告。进行编译、下载和硬件测试实验。将实验过程和实验结果写进实验报告。实验与设计实验与设计 K KX康芯科技康芯科技(5)实实验验内内容容3：使使用用SignalTapII对对此此计计数数器器进进行行实实时时测测试试，流流程程与与要要求求参参考考5.3节。节。(6)实实验验内内容容4：从从设设计计中中去去除除SignalTap

35、II，要要求求全全程程编编译译后后生生成成用用于于配配置置器器件件EPCS1编编程程的的压压缩缩POF文文件件，并并使使用用ByteBlasterII，通通过过AS模模式式对对实实验板上的验板上的EPCS1进行编程，最后进行验证。进行编程，最后进行验证。(7)实实验验内内容容4：为为此此项项设设计计加加入入一一个个可可用用于于SignalTapII采采样样的的独独立立的的时时钟钟输输入入端端（采采用用时时钟钟选选择择clock0=12MHz，计计数数器器时时钟钟CLK分分别别选选择择256Hz、16384Hz、6MHz），并进行实时测试。），并进行实时测试。(8)思思考考题题：在在例例4-22

36、中中是是否否可可以以不不定定义义信信号号CQI，而而直直接接用用输输出出端端口口信信号号完成加法运算，即：完成加法运算，即：CQ=CQ+1？为什么？为什么？(9)实实验验报报告告：将将实实验验原原理理、设设计计过过程程、编编译译仿仿真真波波形形和和分分析析结结果果、硬硬件件测测试实验结果写进实验报告。试实验结果写进实验报告。实验与设计实验与设计 K KX康芯科技康芯科技5-4.用原理图输入法设计8位全加器(1)实实验验目目的的：熟熟悉悉利利用用Quartus的的原原理理图图输输入入方方法法设设计计简简单单组组合合电电路路，掌掌握握层层次次化化设设计计的的方方法法，并并通通过过一一个个8位位全全

37、加加器器的的设设计计把把握握利利用用EDA软件进行原理图输入方式的电子线路设计的详细流程。软件进行原理图输入方式的电子线路设计的详细流程。(2)实实验验原原理理：一一个个8位位全全加加器器可可以以由由8个个1位位全全加加器器构构成成，加加法法器器间间的的进进位位可可以以串串行行方方式式实实现现，即即将将低低位位加加法法器器的的进进位位输输出出cout与与相相临临的的高高位位加加法法器器的的最最低低进进位位输输入入信信号号cin相相接接。而而一一个个1位位全全加加器器可可以以按照按照6.1节介绍的方法来完成。节介绍的方法来完成。实验与设计实验与设计 K KX康芯科技康芯科技(3)实实验验内内容容

38、1：完完成成半半加加器器和和全全加加器器的的设设计计，包包括括原原理理图图输输入入、编编译译、综综合合、适适配配、仿仿真真、实实验验板板上上的的硬硬件件测测试试，并并将将此此全全加加器器电电路路设设置置成成一一个个硬硬件件符符号号入入库库。键键1、键键2、键键3(PIO0/1/2)分分别别接接ain、bin、cin；发光管发光管D2、D1(PIO9/8)分别接分别接sum和和cout。(4)实实验验内内容容2，建建立立一一个个更更高高层层次次的的原原理理图图设设计计，利利用用以以上上获获得得的的1位位全全加加器器构构成成8位位全全加加器器，并并完完成成编编译译、综综合合、适适配配、仿仿真真和和

39、硬硬件件测测试试。建建议议选选择择电电路路模模式式1（附附录录图图3）；键键2、键键1输输入入8位位加加数数；键键4、键键3输输入入8位被加数；数码位被加数；数码6/5显示加和；显示加和；D8显示进位显示进位cout。(5)实实验验报报告告：详详细细叙叙述述8位位加加法法器器的的设设计计流流程程；给给出出各各层层次次的的原原理理图图及及其其对对应应的的仿仿真真波波形形图图；给给出出加加法法器器的的时时序序分分析析情情况况；最最后后给给出出硬硬件件测试流程和结果。测试流程和结果。实验与设计实验与设计 K KX康芯科技康芯科技5-5.用原理图输入法设计较复杂数字系统用原理图输入法设计较复杂数字系统

40、(1)实实验验目目的的：熟熟悉悉原原理理图图输输入入法法中中74系系列列等等宏宏功功能能元元件件的的使使用用方方法法，掌掌握握更更复复杂杂的原理图层次化设计技术和数字系统设计方法。完成的原理图层次化设计技术和数字系统设计方法。完成8位十进制频率机的设计。位十进制频率机的设计。(2)原原理理说说明明：利利用用第第4节节介介绍绍的的2位位计计数数器器模模块块，连连接接它它们们的的计计数数进进位位，用用4个个计计数数模模块块就就能能完完成成一一个个8位位有有时时钟钟使使能能的的计计数数器器；对对于于测测频频控控制制器器的的控控制制信信号号，在在仿仿真真过过程中应该注意它们可能的毛刺现象。最后按照设计

41、流程和方法即可完成全部设计。程中应该注意它们可能的毛刺现象。最后按照设计流程和方法即可完成全部设计。(3)实实验验内内容容：首首先先完完成成2位位频频率率计计的的设设计计，然然后后进进行行硬硬件件测测试试，建建议议选选择择电电路路模模式式2；数数码码2和和1显显示示输输出出频频率率值值，待待测测频频率率F_IN接接clock0；测测频频控控制制时时钟钟CLK接接clock2，若若选选择择clock2=8Hz，门门控控信信号号CNT_EN的的脉脉宽宽恰恰好好为为1秒秒。然然后后建建立立一一个个新新的的原原理理图图设设计计层层次次，在在此此基基础础上上将将其其扩扩展展为为8位位频频率率计计，仿仿真真测测试试该该频频率率计计待待测测信信号号的的最最高频率，并与硬件实测的结果进行比较。高频率，并与硬件实测的结果进行比较。(4)实实验验报报告告：给给出出各各层层次次的的原原理理图图、工工作作原原理理、仿仿真真波波形形图图和和分分析析，详详述述硬硬件件实实验过程和实验结果。验过程和实验结果。