FPGA概述.ppt

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1、复杂数字逻辑系统的复杂数字逻辑系统的复杂数字逻辑系统的复杂数字逻辑系统的Verilog HDLVerilog HDLVerilog HDLVerilog HDL设计方法简介设计方法简介设计方法简介设计方法简介什么是复杂的数字逻辑系统什么是复杂的数字逻辑系统什么是复杂的数字逻辑系统什么是复杂的数字逻辑系统？嵌入式微处理机系统嵌入式微处理机系统嵌入式微处理机系统嵌入式微处理机系统数字信号处理系统数字信号处理系统数字信号处理系统数字信号处理系统高速并行计算逻辑高速并行计算逻辑高速并行计算逻辑高速并行计算逻辑 高速通信协议电路高速通信协议电路高速通信协议电路高速通信协议电路高速编码高速编码高速编码高速

2、编码/解码、加密解码、加密解码、加密解码、加密/解密电路解密电路解密电路解密电路复杂的多功能智能接口复杂的多功能智能接口复杂的多功能智能接口复杂的多功能智能接口门逻辑总数超过几万门达到几百甚至达几千门逻辑总数超过几万门达到几百甚至达几千门逻辑总数超过几万门达到几百甚至达几千门逻辑总数超过几万门达到几百甚至达几千 万门的数字系统万门的数字系统万门的数字系统万门的数字系统为什么要设计复杂的为什么要设计复杂的为什么要设计复杂的为什么要设计复杂的数字逻辑系统？数字逻辑系统？数字逻辑系统？数字逻辑系统？对嵌入式系统的性能要求越来越高对嵌入式系统的性能要求越来越高对嵌入式系统的性能要求越来越高对嵌入式系统

3、的性能要求越来越高-通用的微处理机不能满足要求通用的微处理机不能满足要求通用的微处理机不能满足要求通用的微处理机不能满足要求通用的微处理机不能满足要求通用的微处理机不能满足要求-硬件结构是提高系统总体性能的关键硬件结构是提高系统总体性能的关键硬件结构是提高系统总体性能的关键硬件结构是提高系统总体性能的关键硬件结构是提高系统总体性能的关键硬件结构是提高系统总体性能的关键-软件只能提高系统的灵活性能软件只能提高系统的灵活性能软件只能提高系统的灵活性能软件只能提高系统的灵活性能软件只能提高系统的灵活性能软件只能提高系统的灵活性能-军用系统的实时、高可靠、低功耗要求军用系统的实时、高可靠、低功耗要求军

4、用系统的实时、高可靠、低功耗要求军用系统的实时、高可靠、低功耗要求军用系统的实时、高可靠、低功耗要求军用系统的实时、高可靠、低功耗要求-系统的功能专一，但对其各种性能要求极高系统的功能专一，但对其各种性能要求极高系统的功能专一，但对其各种性能要求极高系统的功能专一，但对其各种性能要求极高系统的功能专一，但对其各种性能要求极高系统的功能专一，但对其各种性能要求极高-降低系统的设计和制造成本降低系统的设计和制造成本降低系统的设计和制造成本降低系统的设计和制造成本降低系统的设计和制造成本降低系统的设计和制造成本怎样设计如此复杂的系统怎样设计如此复杂的系统怎样设计如此复杂的系统怎样设计如此复杂的系统？

5、传统的设计方法：传统的设计方法：传统的设计方法：传统的设计方法：-查用器件手册；查用器件手册；查用器件手册；查用器件手册；查用器件手册；查用器件手册；-选用合适的微处理器和电路芯片；选用合适的微处理器和电路芯片；选用合适的微处理器和电路芯片；选用合适的微处理器和电路芯片；选用合适的微处理器和电路芯片；选用合适的微处理器和电路芯片；-设计面包板和线路板；设计面包板和线路板；设计面包板和线路板；设计面包板和线路板；设计面包板和线路板；设计面包板和线路板；-调试；调试；调试；调试；调试；调试；-定型；定型；定型；定型；定型；定型；-设计复杂的系统（几十万门以上）极其困难。设计复杂的系统（几十万门以上

6、）极其困难。设计复杂的系统（几十万门以上）极其困难。设计复杂的系统（几十万门以上）极其困难。设计复杂的系统（几十万门以上）极其困难。设计复杂的系统（几十万门以上）极其困难。怎样设计如此复杂的系统怎样设计如此复杂的系统怎样设计如此复杂的系统怎样设计如此复杂的系统？现代的设计方法：现代的设计方法：现代的设计方法：现代的设计方法：-选用合适的选用合适的选用合适的选用合适的选用合适的选用合适的 EDAEDAEDA仿真仿真仿真仿真仿真仿真工具；工具；工具；工具；工具；工具；-选用合适选用合适选用合适选用合适选用合适选用合适电路图输入和电路图输入和电路图输入和电路图输入和电路图输入和电路图输入和HDLHD

7、LHDL编辑工具；编辑工具；编辑工具；编辑工具；编辑工具；编辑工具；-逐个编写可综合逐个编写可综合逐个编写可综合逐个编写可综合逐个编写可综合逐个编写可综合HDLHDLHDL模块；模块；模块；模块；模块；模块；-逐个编写逐个编写逐个编写逐个编写逐个编写逐个编写HDLHDLHDL测试模块；测试模块；测试模块；测试模块；测试模块；测试模块；-逐个做逐个做逐个做逐个做逐个做逐个做Verilog HDL Verilog HDL Verilog HDL 电路逻辑访真；电路逻辑访真；电路逻辑访真；电路逻辑访真；电路逻辑访真；电路逻辑访真；-编写编写编写编写编写编写Verilog HDLVerilog HDL

8、Verilog HDL总测试模块；总测试模块；总测试模块；总测试模块；总测试模块；总测试模块；-做系统电路逻辑总仿真；做系统电路逻辑总仿真；做系统电路逻辑总仿真；做系统电路逻辑总仿真；做系统电路逻辑总仿真；做系统电路逻辑总仿真；怎样设计如此复杂的系统怎样设计如此复杂的系统？现代的设计方法（续前）：现代的设计方法（续前）：-选用合适的基本逻辑元件库和宏库选用合适的基本逻辑元件库和宏库选用合适的基本逻辑元件库和宏库选用合适的基本逻辑元件库和宏库 -租用或购买必要的租用或购买必要的租用或购买必要的租用或购买必要的IPIP核；核；核；核；-选用合适的综合器；选用合适的综合器；选用合适的综合器；选用合适

9、的综合器；-进行综合得到门级电路结构；进行综合得到门级电路结构；进行综合得到门级电路结构；进行综合得到门级电路结构；-布局布线，得到时延文件；布局布线，得到时延文件；布局布线，得到时延文件；布局布线，得到时延文件；-后仿真；后仿真；后仿真；后仿真；-定型，定型，定型，定型，FPGA FPGA编码或编码或编码或编码或ASICASIC投片投片投片投片Top-Down Top-Down 设计思想设计思想用用用用E EE ED DD DA AA A设设设设计计计计数数数数字字字字系系系系统统统统的的的的流流流流程程程程为什么要用为什么要用为什么要用为什么要用硬件描述语言来设计硬件描述语言来设计硬件描述

10、语言来设计硬件描述语言来设计？电路的逻辑功能容易理解；电路的逻辑功能容易理解；电路的逻辑功能容易理解；电路的逻辑功能容易理解；电路的逻辑功能容易理解；电路的逻辑功能容易理解；便于计算机对逻辑进行分析处理；便于计算机对逻辑进行分析处理；便于计算机对逻辑进行分析处理；便于计算机对逻辑进行分析处理；便于计算机对逻辑进行分析处理；便于计算机对逻辑进行分析处理；把逻辑设计与具体电路的实现分成两个独立把逻辑设计与具体电路的实现分成两个独立把逻辑设计与具体电路的实现分成两个独立把逻辑设计与具体电路的实现分成两个独立把逻辑设计与具体电路的实现分成两个独立把逻辑设计与具体电路的实现分成两个独立 的阶段来操作；的

11、阶段来操作；的阶段来操作；的阶段来操作；的阶段来操作；的阶段来操作；逻辑设计与实现的工艺无关；逻辑设计与实现的工艺无关；逻辑设计与实现的工艺无关；逻辑设计与实现的工艺无关；逻辑设计与实现的工艺无关；逻辑设计与实现的工艺无关；逻辑设计的资源积累可以重复利用；逻辑设计的资源积累可以重复利用；逻辑设计的资源积累可以重复利用；逻辑设计的资源积累可以重复利用；逻辑设计的资源积累可以重复利用；逻辑设计的资源积累可以重复利用；可以由多人共同更好更快地设计非常复杂可以由多人共同更好更快地设计非常复杂可以由多人共同更好更快地设计非常复杂可以由多人共同更好更快地设计非常复杂可以由多人共同更好更快地设计非常复杂可以

12、由多人共同更好更快地设计非常复杂 的逻辑电路（几十万门以上的逻辑系统）。的逻辑电路（几十万门以上的逻辑系统）。的逻辑电路（几十万门以上的逻辑系统）。的逻辑电路（几十万门以上的逻辑系统）。的逻辑电路（几十万门以上的逻辑系统）。的逻辑电路（几十万门以上的逻辑系统）。有哪几种硬件描述语言？有哪几种硬件描述语言？有哪几种硬件描述语言？有哪几种硬件描述语言？各有什么特点？各有什么特点？各有什么特点？各有什么特点？VerilogVerilog HDL HDL -较多的第三方工具的支持较多的第三方工具的支持较多的第三方工具的支持较多的第三方工具的支持 -语法结构比语法结构比语法结构比语法结构比VHDLVHD

13、L简单简单简单简单 -学习起来比学习起来比学习起来比学习起来比VHDLVHDL容易容易容易容易 -仿真工具比较好使仿真工具比较好使仿真工具比较好使仿真工具比较好使 -测试激励模块容易编写测试激励模块容易编写测试激励模块容易编写测试激励模块容易编写 VerilogVerilogVerilogVerilog HDL HDL HDL HDL 的发展历史的发展历史的发展历史的发展历史有哪几种硬件描述语言？有哪几种硬件描述语言？有哪几种硬件描述语言？有哪几种硬件描述语言？各有什么特点？各有什么特点？各有什么特点？各有什么特点？VHDLVHDL -比比比比VerilogHDLVerilogHDL早几年成为

14、早几年成为早几年成为早几年成为I EEEI EEE标准；标准；标准；标准；-语法语法语法语法/结构比较严格，因而编写出的结构比较严格，因而编写出的结构比较严格，因而编写出的结构比较严格，因而编写出的 模块风格模块风格模块风格模块风格比较清晰；比较清晰；比较清晰；比较清晰；-比较适合由较多的设计人员合作完成比较适合由较多的设计人员合作完成比较适合由较多的设计人员合作完成比较适合由较多的设计人员合作完成 的特大型项目（一百万门以上）。的特大型项目（一百万门以上）。的特大型项目（一百万门以上）。的特大型项目（一百万门以上）。两两两两者建模能力的比较者建模能力的比较者建模能力的比较者建模能力的比较 V

15、HDL VITAL 系统级 算法级 寄存器传输级 逻辑门级 开关电路级 行为级 的抽象 VerilogHDL 与 VHDL 建 模 能 力 的 比 较 VerilogVerilog Verilog HDL HDL 的应用方面的应用方面 ASIC ASIC ASIC 和和和FPGAFPGAFPGA设计师可用它来编写可综合的代设计师可用它来编写可综合的代设计师可用它来编写可综合的代码。码。码。描述系统的结构，做高层次的仿真。描述系统的结构，做高层次的仿真。描述系统的结构，做高层次的仿真。验证工程师编写各种层次的测试模块对具体电验证工程师编写各种层次的测试模块对具体电验证工程师编写各种层次的测试模块

16、对具体电路设计工程师所设计的模块进行全面细致的验路设计工程师所设计的模块进行全面细致的验路设计工程师所设计的模块进行全面细致的验证。证。证。库模型的设计：可以用于描述库模型的设计：可以用于描述库模型的设计：可以用于描述ASIC ASIC ASIC 和和和FPGAFPGAFPGA的的的基本单元（基本单元（基本单元（CellCellCell）部件，也可以描述复杂的宏部件，也可以描述复杂的宏部件，也可以描述复杂的宏单元（单元（单元（Macro CellMacro CellMacro Cell）。）。）。VerilogVerilog HDL HDL 的抽象级别的抽象级别 语言本身提供了各种层次抽象的表

17、述，语言本身提供了各种层次抽象的表述，语言本身提供了各种层次抽象的表述，语言本身提供了各种层次抽象的表述，可以用详细程度有很大差别的的多层次可以用详细程度有很大差别的的多层次可以用详细程度有很大差别的的多层次可以用详细程度有很大差别的的多层次模块组合来描述一个电路系统。模块组合来描述一个电路系统。模块组合来描述一个电路系统。模块组合来描述一个电路系统。行为级：技术指标和算法的行为级：技术指标和算法的行为级：技术指标和算法的VerilogVerilogVerilog描述描述描述RTLRTLRTL级：逻辑功能的级：逻辑功能的级：逻辑功能的VerilogVerilogVerilog描述描述描述门级门

18、级门级 ：逻辑结构的：逻辑结构的：逻辑结构的VerilogVerilogVerilog描述描述描述开关级：具体的晶体管物理器件的描述开关级：具体的晶体管物理器件的描述开关级：具体的晶体管物理器件的描述VerilogVerilog HDL HDL 的抽象级别的抽象级别 行为级：有关行为和技术指标模块，容易理行为级：有关行为和技术指标模块，容易理行为级：有关行为和技术指标模块，容易理行为级：有关行为和技术指标模块，容易理解解解解RTLRTL级：有关逻辑执行步骤的模块，较难理级：有关逻辑执行步骤的模块，较难理级：有关逻辑执行步骤的模块，较难理级：有关逻辑执行步骤的模块，较难理解解解解门级门级门级门级

19、 ：有关逻辑部件互相连接的模块，很：有关逻辑部件互相连接的模块，很：有关逻辑部件互相连接的模块，很：有关逻辑部件互相连接的模块，很难理解难理解难理解难理解开关级：有关物理形状和布局参数的模块，开关级：有关物理形状和布局参数的模块，开关级：有关物理形状和布局参数的模块，开关级：有关物理形状和布局参数的模块，非常难理解非常难理解非常难理解非常难理解 抽象级别和综合与仿真的关系抽象级别和综合与仿真的关系行为仿真：行为仿真：行为仿真：行为仿真：行为仿真：行为仿真：行为的验证和验证模块分割的合理性行为的验证和验证模块分割的合理性行为的验证和验证模块分割的合理性前仿真前仿真前仿真前仿真前仿真前仿真 ：即即

20、即 RTLRTLRTL级仿真，检查有关模块逻辑执级仿真，检查有关模块逻辑执级仿真，检查有关模块逻辑执行步骤是否正确。行步骤是否正确。行步骤是否正确。逻辑综合：逻辑综合：逻辑综合：逻辑综合：逻辑综合：逻辑综合：把把把RTLRTLRTL级模块转换成门级级模块转换成门级级模块转换成门级 。后仿真：后仿真：后仿真：后仿真：后仿真：后仿真：用门级模型做验证，检查门的互连逻辑用门级模型做验证，检查门的互连逻辑用门级模型做验证，检查门的互连逻辑其功能是否正确。其功能是否正确。其功能是否正确。布局布线：布局布线：布局布线：布局布线：布局布线：布局布线：在门级模型的基础上加上了布线延时在门级模型的基础上加上了布

21、线延时在门级模型的基础上加上了布线延时布局布线后仿真：布局布线后仿真：布局布线后仿真：布局布线后仿真：布局布线后仿真：布局布线后仿真：与真实的电路最接近的验证。与真实的电路最接近的验证。与真实的电路最接近的验证。行为级行为级和和RTLRTL级级module mumodule mumodule muxx xtwotwotwo(oo oututut,a,b,a,b,a,b,ss sll l);););input input input a,a,a,b,b,b,slsl sl;output output output oo oututut;Reg Reg Reg out;out;out;always

22、(always(always(ss sll l or or or a a a or bor bor b)if(if(if(!slsl sl)oo out ut ut=a;=a;=a;ee else lse lse out=b;out=b;out=b;endmoduleendmoduleendmoduleabslout行为级和行为级和RTLRTL级级 abslout这个行为的描述并没有说明如果输入 a 或 b是三态的（高阻时）输出应该是什么，但有具体结构的真实电路是有一定的输出的。RTL模块的数据流动必须基于时钟。RTL模块在每个时钟的沿时刻，其变量的值必定是精确的。RTL模块是可综合的，它是行

23、为模块的一个子集合。结构级结构级module mumodule mumodule muxx xtwotwotwo(oo oututut,a,b,a,b,a,b,ss sll l);););input input input a,a,a,b,b,b,slsl sl;output output output oo oututut;not u1 not u1 not u1（ns1ns1ns1，slsl sl）；）；）；and#1 u2 and#1 u2 and#1 u2（selaselasela，aa a，nslnslnsl）；）；）；and#1 u3 and#1 u3 and#1 u3（selbs

24、elbselb，bb b，slsl sl）；）；）；or#2 u4 or#2 u4 or#2 u4（out out out，selaselasela，selbselbselb）；）；）；endmoduleendmoduleendmoduleoutabslselbselanslVerilogVerilog HDL HDL入门入门module mmodule mmodule myyyadderadderadder(clock,reset,a,b,(clock,reset,a,b,(clock,reset,a,b,sssumumum);););parameter width=8;parameter

25、width=8;parameter width=8;input clock,reset;input clock,reset;input clock,reset;input width-1:0 a,b;input width-1:0 a,b;input width-1:0 a,b;output width:0 output width:0 output width:0 sssumumum;reg width-1:0 a_reg,b_reg;reg width-1:0 a_reg,b_reg;reg width-1:0 a_reg,b_reg;reg reg reg width:width:wid

26、th:000 sssumumum;always(posedge clock or always(posedge clock or always(posedge clock or nnnegedgeegedgeegedge reset)reset)reset)if if if (!(!(!reset)beginreset)beginreset)begin a_reg=b0;b_reg=b0;a_reg=b0;b_reg=b0;a_reg=b0;b_reg=b0;sssumumum=b0;=b0;=b0;end end endVerilogVerilog HDL HDL入门入门 else begi

27、nelse beginelse begin a_reg=a;a_reg=a;a_reg=a;b_reg=b;b_reg=b;b_reg=b;sssumumum =a_reg=a_reg=a_reg+b_reg;b_reg;b_reg;end end end endmodule endmodule endmoduleVerilogVerilog HDL HDL模块的测试模块的测试include include myaddermyadder.v.vmodule t;module t;wire 8:0 wire 8:0 sumoutsumout;reg reg 7:0 7:0 ainain,bin;

28、,bin;reg clkreg clk;mmmyy yadderadderadder(.clockclockclock(clkclkclk),.resetresetreset(rstrstrst),.aa a(ainainain),.bb b(bin)(bin)(bin),.sum(.sum(.sum(sumoutsumoutsumout);););initial initial begin begin rst rst=1=1；clkclk=0;=0;ain ain=0;bin=3;#70=0;bin=3;#70 rstrst=0=0；#70#70 rstrst=1=1；endend alwa

29、ys#50 always#50 clk clk=clkclk;always(always(posedge clkposedge clk)begin begin ain ain=ain ain+2;bin=bin+5;end+2;bin=bin+5;endendmoduleendmoduleendmoduleVerilogVerilog HDL HDL测试测试 由于由于 t t 模块中模块中VerilogVerilog HDL HDL语句的功能语句的功能 可以对可以对myadder myadder 模块进行测试模块进行测试 myaddermyadder 模块输入了必须的信号：模块输入了必须的信号

30、：rst rst，clkclk，ainain，binbin 观测该模块的输出：观测该模块的输出：sumout sumout 看一看它是否符合设计要求。看一看它是否符合设计要求。有关有关VerilogVerilog HDL HDL的的几个重要基本概念几个重要基本概念 1)1)1)1)综合：综合：综合：综合：通过工具把用通过工具把用VVerilog erilog HDLHDL描述的模描述的模块自动转换为用门级电路网表表示的模块的块自动转换为用门级电路网表表示的模块的过程。过程。2)2)2)2)寄存器传输级寄存器传输级寄存器传输级寄存器传输级Verilog Verilog Verilog Veril

31、og HDLHDLHDLHDL模块：模块：模块：模块：也可称为也可称为RTL RTL（VerilogVerilog）HDL HDL模块。它是符合特定标模块。它是符合特定标准和风格的描述状态转移和变化的准和风格的描述状态转移和变化的 VerilogVerilog HDLHDL模块。能用综合器把它转换为门级逻辑。模块。能用综合器把它转换为门级逻辑。有关有关VerilogVerilog HDL HDL的的几个重要基本概念几个重要基本概念 3)3)3)3)VerilogVerilogVerilogVerilog HDL HDL HDL HDL测试模块测试模块测试模块测试模块：用用VerilogVeri

32、log HDLHDL描述的模块，可以用来产生测试信号描述的模块，可以用来产生测试信号序列并可以接收被测试模块的信号，用序列并可以接收被测试模块的信号，用于验证所设计的模块是否能正常运行，于验证所设计的模块是否能正常运行，往往不可综合成具体门级电路。往往不可综合成具体门级电路。4)4)4)4)VerilogVerilogVerilogVerilog HDL HDL HDL HDL顶层（测试）模块顶层（测试）模块顶层（测试）模块顶层（测试）模块：同上。同上。有关有关VerilogVerilog HDL HDL的的几个重要基本概念几个重要基本概念 5)5)5)5)布局布线布局布线布局布线布局布线：把

33、把用用综合器自动生成的门级网综合器自动生成的门级网表（表（EDIFEDIF）通过运行一个自动操作的布局布线通过运行一个自动操作的布局布线工具，使其与具体的某种工具，使其与具体的某种FPGAFPGA或某种或某种ASICASIC工艺工艺库器件对应起来，并加以连接的过程。库器件对应起来，并加以连接的过程。6)6)6)6)VerilogVerilogVerilogVerilog HDL HDL HDL HDL后仿真测试模块后仿真测试模块后仿真测试模块后仿真测试模块：同同33）、）、44），但被测试的模块至少是一个门级），但被测试的模块至少是一个门级描述的或用具体描述的或用具体FPGA(ASIC)FPG

34、A(ASIC)库器件库器件(带时间延带时间延迟信息迟信息)描述的结构型描述的结构型VerilogVerilog HDL HDL 模块。模块。Verilog Verilog 模块由两部分组成：端口信息和内部功能。模块由两部分组成：端口信息和内部功能。模块由两部分组成：端口信息和内部功能。模块由两部分组成：端口信息和内部功能。module block1(a,b,c,d,e);module block1(a,b,c,d,e);input a,b,c;input a,b,c;output d,e;output d,e;assign d=a|(b&c);assign d=a|(b&c);assign e

35、=(b&c);assign e=(b&c);endmodule endmoduleVerilogVerilogVerilogVerilog HDL HDL HDL HDL模块和接口模块和接口模块和接口模块和接口abcdeVerilog Verilog Verilog 模块的结构由在模块的结构由在模块的结构由在模块的结构由在模块的结构由在模块的结构由在modulemodulemodule和和和和和和endmodule endmodule endmodule 关键词之间的四个主要部分组成：关键词之间的四个主要部分组成：关键词之间的四个主要部分组成：关键词之间的四个主要部分组成：关键词之间的四个主要

36、部分组成：关键词之间的四个主要部分组成：-端口信息：端口信息：端口信息：端口信息：端口信息：端口信息：module block1(a,b,c,d);module block1(a,b,c,d);module block1(a,b,c,d);-输入输入输入输入输入输入/输出说明输出说明输出说明输出说明输出说明输出说明 ：input a,b,c;input a,b,c;input a,b,c;output d;output d;output d;-内部信号：内部信号：内部信号：内部信号：内部信号：内部信号：wire x;wire x;wire x;-功能定义：功能定义：功能定义：功能定义：功能定义

37、：功能定义：assign d=a|x;assign d=a|x;assign d=a|x;assign x=(b&c);assign x=(b&c);assign x=(b&c);endmodule endmodule endmodule VerilogVerilog HDL HDL模块的结构模块的结构请在下面的空格中填入适当的符号请在下面的空格中填入适当的符号请在下面的空格中填入适当的符号请在下面的空格中填入适当的符号请在下面的空格中填入适当的符号请在下面的空格中填入适当的符号 使其成为右图的使其成为右图的使其成为右图的使其成为右图的使其成为右图的使其成为右图的Verilog Verilog

38、 Verilog 模块模块模块模块模块模块 ：module block1(a,b,);module block1(a,b,);module block1(a,b,);input ,;input ,;input ,;d,;d,;d,;assign d =a|(b&c);assign d =a|(b&c);assign d =a|(b&c);assign e =(b&c);assign e =(b&c);assign e =(b&c);_ _ _编写编写编写编写VerilogVerilogVerilogVerilog HDL HDL HDL HDL模块的练习模块的练习模块的练习模块的练习abcde

39、请在下面的空格中填入适当的符号请在下面的空格中填入适当的符号请在下面的空格中填入适当的符号请在下面的空格中填入适当的符号请在下面的空格中填入适当的符号请在下面的空格中填入适当的符号 使其成为右图的使其成为右图的使其成为右图的使其成为右图的使其成为右图的使其成为右图的Verilog Verilog Verilog 模块模块模块模块模块模块 ：module block1(a,b,module block1(a,b,module block1(a,b,cc c,dd d,ee e);););input input input aa a,bb b,cc c;output output output d

40、,d,d,ee e;assign d =a|(b&c);assign d =a|(b&c);assign d =a|(b&c);assign e =(b&c);assign e =(b&c);assign e =(b&c);endmoduleendmoduleendmodule编写编写编写编写VerilogVerilogVerilogVerilog HDL HDL HDL HDL模块的练习模块的练习模块的练习模块的练习abced在在在在在在Verilog Verilog Verilog 模块中有三种方法可以生成逻辑电路：模块中有三种方法可以生成逻辑电路：模块中有三种方法可以生成逻辑电路：模块中

41、有三种方法可以生成逻辑电路：模块中有三种方法可以生成逻辑电路：模块中有三种方法可以生成逻辑电路：-用用用用用用 assign assign assign 语句：语句：语句：语句：语句：语句：assign cs =(a0&a1&a2);assign cs =(a0&a1&a2);assign cs =(a0&a1&a2);-用用用用用用 元件的实例调用：元件的实例调用：元件的实例调用：元件的实例调用：元件的实例调用：元件的实例调用：and2 and_inst(q,a,b);and2 and_inst(q,a,b);and2 and_inst(q,a,b);-用用用用用用 always alway

42、s always 块：块：块：块：块：块：always (posedge clk or posedge clr)always (posedge clk or posedge clr)always (posedge clk or posedge clr)begin if(clr)q=0;else if(en)q=d;begin if(clr)q=0;else if(en)q=d;begin if(clr)q=0;else if(en)q=d;end end endVerilogVerilog HDL HDL模块中的逻辑表示模块中的逻辑表示abcde如在模块中逻辑功能由下面三个语句块组成如在模块中

43、逻辑功能由下面三个语句块组成如在模块中逻辑功能由下面三个语句块组成如在模块中逻辑功能由下面三个语句块组成如在模块中逻辑功能由下面三个语句块组成如在模块中逻辑功能由下面三个语句块组成 ：assign cs =(a0&a1&a2);/-1 assign cs =(a0&a1&a2);/-1 assign cs =(a0&a1&a2);/-1 and2 and_inst(q and2 and_inst(q and2 and_inst(qoo oututut,a,b);/-2,a,b);/-2,a,b);/-2 always (posedge clk or posedge clr)/-3 always

44、 (posedge clk or posedge clr)/-3 always (posedge clk or posedge clr)/-3 begin if(clr)q=0;else if(en)q=d;begin if(clr)q=0;else if(en)q=d;begin if(clr)q=0;else if(en)q=d;end end end三条语句是并行的，它们产生独立的逻辑电路；三条语句是并行的，它们产生独立的逻辑电路；三条语句是并行的，它们产生独立的逻辑电路；三条语句是并行的，它们产生独立的逻辑电路；三条语句是并行的，它们产生独立的逻辑电路；三条语句是并行的，它们产生独立的

45、逻辑电路；而在而在而在而在而在而在 always always always 块中块中块中块中块中块中:begin:begin:begin 与与与与与与 end end end 之间是顺序执行的。之间是顺序执行的。之间是顺序执行的。之间是顺序执行的。之间是顺序执行的。之间是顺序执行的。并行和顺序并行和顺序逻辑关系的表示逻辑关系的表示VerilogVerilogVerilogVerilog模块中的信号模块中的信号模块中的信号模块中的信号只有两种主要的信号类型：只有两种主要的信号类型：只有两种主要的信号类型：只有两种主要的信号类型：-寄存器类型：寄存器类型：寄存器类型：寄存器类型：reg reg

46、在在在在always always 块中被赋值的信号，块中被赋值的信号，块中被赋值的信号，块中被赋值的信号，往往往往往往往往代表代表代表代表 触发器，但不一定是触发器。触发器，但不一定是触发器。触发器，但不一定是触发器。触发器，但不一定是触发器。-连线类型：连线类型：连线类型：连线类型：wire wire 用用用用 assign assign 关键词指定的组合逻辑的信号关键词指定的组合逻辑的信号关键词指定的组合逻辑的信号关键词指定的组合逻辑的信号 或连线或连线或连线或连线VerilogVerilogVerilogVerilog模块中的信号要点模块中的信号要点模块中的信号要点模块中的信号要点需要

47、注意的是：需要注意的是：需要注意的是：需要注意的是：-寄存器寄存器寄存器寄存器(regreg )类型类型类型类型不一定是触发器不一定是触发器不一定是触发器不一定是触发器。-它只是在它只是在它只是在它只是在 always always 块中赋值的信号块中赋值的信号块中赋值的信号块中赋值的信号。VerilogVerilogVerilogVerilog中中中中regregregreg与与与与wirewirewirewire的不同点的不同点的不同点的不同点用寄存器用寄存器用寄存器用寄存器用寄存器用寄存器(regregreg)类型变量生成组合逻辑类型变量生成组合逻辑类型变量生成组合逻辑类型变量生成组合逻

48、辑类型变量生成组合逻辑类型变量生成组合逻辑举举举举举举例例例例例例：module rw1(a,b,out1,out2);module rw1(a,b,out1,out2);module rw1(a,b,out1,out2);input a,b;input a,b;input a,b;output out1,out2;output out1,out2;output out1,out2;reg out1;reg out1;reg out1;wire out2;wire out2;wire out2;assign out2=a;assign out2=a;assign out2=a;always(b

49、)out1=b;always(b)out1=b;always(b)out1=b;endmodule endmodule endmodule aout2BUFFbINVout1VerilogVerilogVerilogVerilog中中中中regregregreg与与与与wirewirewirewire的不同点的不同点的不同点的不同点用寄存器用寄存器用寄存器用寄存器用寄存器用寄存器(reg reg reg reg reg reg)类型变量生成触发器的类型变量生成触发器的类型变量生成触发器的类型变量生成触发器的类型变量生成触发器的类型变量生成触发器的例子例子例子例子例子例子：module rw2(

50、clk,d,out1,out2);module rw2(clk,d,out1,out2);module rw2(clk,d,out1,out2);input clk,d;input clk,d;input clk,d;output out1,out2;output out1,out2;output out1,out2;reg out1;reg out1;reg out1;wire out2;wire out2;wire out2;assign out2=d&out1;assign out2=d&out1;assign out2=d&out1;always(posedge clk)always(