现场可编程门阵列FPGA器.ppt

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1、8.4现场可编程门阵列（FPGA）器件8.4.1概述概述8.4.2FPGA器件基本结构器件基本结构8.4.3可配置逻辑模块（可配置逻辑模块（CLB）8.4.4可编程可编程I/O模块（模块（IOB）8.4.5可编程内部互连资源（可编程内部互连资源（ICR）Field Programmable Gate ArrayField Programmable Gate Array8.4.6FPGA的应用举例的应用举例器件器件门数门数CLB阵列阵列CLB数数触发器数触发器数最大最大RAM位数位数XC4003/A3 00010101003603 200XC4003H3 00010101002003 200XC

2、4003E3 00010101003603 200XC401010 00020204001 12012 800XC402525 00032321 0242 56032 768XC4025E25 00032321 0242 56032 768XC4044EX44 00040401 6003 84051 200XC4062XL62 00048482 3046 37673 728表8-4-1 XC4000系列器件主要特征8.4.1概述概述FPGA一一般般是是可可配配置置逻逻辑辑模模块块CLB(Configutable Logic Blocks)、输输入入/输输出出模模块块IOB(Input/Outp

3、ut Blocks)和和互互连连资资源源ICR(Interconnect Capital Resource)及及一一个个用用于于存存放放编编程程数数据据的的静静态态存存储储器器SRAM组组成。不同公司的成。不同公司的FPGA器件基本结构、性能不尽相同。器件基本结构、性能不尽相同。图8-4-1 XC4000系列FPGA基本结构CLBCLBCLBCLBCLBCLBCLBCLBCLBCLBCLBCLBCLBCLBCLBCLB可编程开关矩阵可编程开关矩阵可编程输入可编程输入/输出模块输出模块IOB互连资源互连资源ICR可配置逻辑模块可配置逻辑模块CLB8.4.2FPGA器件基本结构器件基本结构IOB提

4、提供供内内部部逻逻辑辑阵阵列列与与外外部部引引出出线线之之间间的的编编程程接接口口；ICR经经编编程程实实现现CLB与与CLB以以及及CLB与与IOB之之间间的的互互连。连。8.4.3可配置逻辑模块（可配置逻辑模块（CLB）每每个个CLB由由两两个个触触发发器器、两两个个独独立立的的4输输入入组组合合逻逻辑辑函函数数发发生器生器（F、G）和由数据选择器组成的）和由数据选择器组成的内部控制电路内部控制电路构成。构成。CLB有有13个个输输入入和和4个个输输出出，输输入入与与输输出出可可与与CLB周周围围的的互互连资源相连，如图连资源相连，如图8-4-3所示。所示。两两个个组组合合逻逻辑辑函函数数

5、发发生生器器F和和G为为查查找找表表结结构构。其其工工作作原原理理类类似似于于用用ROM实实现现多多种种逻逻辑辑函函 数数，F和和 G的的 输输 入入 等等 效效 于于ROM的的 地地 址址 码码，通通 过过 查查 找找ROM中中的的地地址址表表，即即可可得得到到相相应的组合逻辑函数输出。应的组合逻辑函数输出。图8-4-3 CLB与互连资源互连关系开关开关矩阵矩阵开关开关矩阵矩阵开关开关矩阵矩阵开关开关矩阵矩阵F4 C4 G4 YoutYG3C3F3G2C2F2XoutG1C1KF1X互连资源互连资源逻辑图逻辑图图8-4-4 CLB的配置F/GF/G4变量变量输入输入(a)F/GF/G5变量变

6、量输入输入输出输出(b)HHFF9变量变量输入输入输出输出(c)HHGG输出输出每每个个组组合合逻逻辑辑函函数数发发生生器器的的输输出出可可以以是是4变变量量的的任任意意组组合合逻逻辑函数。辑函数。第第三三个个组组合合逻逻辑辑函函数数发发生生器器H，可可以以完完成成3输输入入（F、G和和外外部部输入输入H1）的任意组合逻辑函数。）的任意组合逻辑函数。将将F、G和和H编编程程组组合合配配置置，一一个个CLB可可以以完完成成任任意意两两个个独独立立4变变量量或或任任意意一一个个5变变量量逻逻辑辑函函数数；或或任任意意一一个个4变变量量逻逻辑辑函函数数加加上上一一些些5变变量量逻逻辑辑函函数数；甚甚

7、至至一一些些9变变量逻辑函数。量逻辑函数。图8-4-5 函数发生器作为RAM使用的框图WE DinGGG1G2G3G4地址线地址线A0A3WE DinFFF1F2F3F4地址线地址线A0A3&1M&1MG写控制写控制F写控制写控制MWE D1/A4D0ECC1C2C3C4MM配量存配量存储储器的一位器的一位F和和G组组合合逻逻辑辑函函数数发发生生器器还还可可以以作作为为器器件件内内高高速速RAM或或小小的的可可读读/写写存存储储器器使使用用，由由工工作作方方式式字字编编程程控控制制。当当工工作作方方式式字字设置存储功能有效时，作为内部存储器使用。设置存储功能有效时，作为内部存储器使用。将将WE

8、、D1/A4、D0和和EC（不不用用）接接入入到到CLB，作作为为存存储储器器的的写写使使能能、数数据据信信号号或或地地址址信信号号。F1F4和和G1G4相相当当于于地地址址输输入入信信号号，以以选选择择存存储储器器中中的的特特定定存存储储单单元。元。图8-4-6 XC4000的IOB结构C11DQ触发器触发器C11DQ触发触发锁存器锁存器延时延时摆率摆率控制控制上拉上拉/下下拉电阻拉电阻VCC输出输出缓冲器缓冲器输入输入缓冲器缓冲器OE输出输出输出输出时钟时钟I1I2输入输入时钟时钟I/O8.4.4可编程可编程I/O模块（模块（IOB）XC4000 IOB由由输输入入触触发发器器、输输入入缓

9、缓冲冲器器和和输输出出触触发发/锁锁存存器器、输出缓冲器输出缓冲器组成，每个组成，每个IOB控制一个外部引出端。控制一个外部引出端。通过编程，可以将通过编程，可以将IOB作为输入或输出接口使用。作为输入或输出接口使用。IOB还还具具有有可可编编程程电电压压摆摆率率控控制制，可可配配置置系系统统达达到到低低噪噪声声或或高高速速度度设设计计。电电压压摆摆率率加加快快，能能使使系系统统传传输输延延迟迟短短，工工作作速速度度提提高高，但但同同时时会会在在系系统统中中引引入入较较大大的的噪噪声声。因因此此，对对系系统统中中速速度度起起关关键键作作用用的的输输出出应应选选用用较较快快的的电电压压摆摆率率；

10、对对噪噪声声要要求求较较严严的的系系统统，应应折折中中考考虑虑，选选择择比比较较适适当当的的电电压压摆摆率率，以以抑抑制制系系统噪声。统噪声。输输入入和和输输出出触触发发器器有有各各自自的的时时钟钟输输入入信信号号，通通过过编编程程可可选选择上升沿触发或下降沿触发。择上升沿触发或下降沿触发。8.4.5可编程内部互连资源（可编程内部互连资源（ICR）ICR由由纵纵横横分分布布在在CLB阵阵列列之之间间的的金金属属线线网网络络和和位位于于纵纵横横线交叉点上的可编程开关矩阵组成。线交叉点上的可编程开关矩阵组成。XC4000系系列列使使用用的的是是分分层层连连线线资资源源结结构构，根根据据应应用用的的

11、不不同同，ICR一一般般提提供供3种种连连接接结结构构，即即通通用用单单/双双长长线线连连接接、长长线线连连接接和和全局连接全局连接。通用单通用单/双长线连接双长线连接主主要要用用于于CLB之之间间的的连连接接，任任意意两两点点间间的的连连接接都都要要通通过过开开关关矩矩阵阵。它它提提供供了了相相邻邻CLB之之间间的的快快速速互互连连和和复复杂杂互互连连的的灵灵活活性性，但但传传输输信信号号每每通通过过一一个个可可编编程程开开关关矩矩阵阵，就就增增加加一一次次时时延延。因因此此，FPGA内内部部时时延延与与器器件件结结构构和和逻逻辑辑布布线线有有关关，它它的的信信号号传传输时延不可确定。输时延

12、不可确定。图8-4-7 通用单/双长线连接结构F4 C4 G4 YQYG3C3F3G2C2F2XQG1C1KF1X开关开关矩阵矩阵开关开关矩阵矩阵开关开关矩阵矩阵开关开关矩阵矩阵CLBCLBCLBCLB开关矩阵开关矩阵(a)(b)CLB通用单长线连接结构通用单长线连接结构通用单长线通用单长线相邻的通用单长线相邻的通用单长线通用双长线连接结构通用双长线连接结构通用双长线通用双长线通用双长线可连接两个通用双长线可连接两个非相邻非相邻的的CLB图8-4-7 通用单/双长线连接结构(c)(d)PSMPSMPSMPSMCLBCLB2CLBCLB3CLBCLBCLB4CLB1CLB双长线双长线单长线单长线

13、可编程可编程开关矩阵开关矩阵每个开关矩阵的连线点每个开关矩阵的连线点上有上有6个选通晶体管个选通晶体管通用单通用单/双长线连接结构双长线连接结构通用单长线连接相邻通用单长线连接相邻CLB通用双长线连接非相邻通用双长线连接非相邻CLB可编程开关矩阵的结构可编程开关矩阵的结构长线连接长线连接在在通通用用单单/双双长长线线的的旁旁边边还还有有3条条从从阵阵列列的的一一头头连连到到另另一一头头的的线线段段，称称为为水水平平长长线线和和垂垂直直长长线线。这这些些长长线线不不经经过过可可编编程程开开关关矩矩阵阵，信信号号延延时时时时间间小小，长长线线主主要要用用于于长长距距离离或或多多分分支支信信号号的的

14、传送。传送。全局连接全局连接8条条全全局局线线贯贯穿穿XC4000器器件件，可可达达到到每每个个CLB。全全局局连连接接主要用于传送一些公共信号，如全局时钟信号、公用控制信号。主要用于传送一些公共信号，如全局时钟信号、公用控制信号。图8-4-8 9位数据偶校验F9位数据位数据并行输入并行输入偶校验偶校验输出输出(a)HHGa1a2a3a4a9a5a6a7a89位位数据数据偶校偶校验验a1a2a3a4a5a6a7a8a9EVEN(b)8.4.6FPGA的应用举例的应用举例例例8-8用一个用一个CLB实现一个实现一个9位数据偶校验。位数据偶校验。解解采采用用一一个个CLB实实现现一一个个9位数据偶

15、校验器电路如图位数据偶校验器电路如图8-4-8所示。所示。第第1级级两两个个4输输入入组组合合逻逻辑辑函函数数发发生生器器分分别别鉴鉴别别前前8位位1的的个个数数，输输出出分分别别送送到到第第2级级组组合合逻逻辑辑函函数数发发生生器器的的输输入入，与与第第9位位数数据据进进行行比比较较。当当1的的个个数数为为偶偶数数时时，输输出出EVEN为为低电平，反之为高电平。低电平，反之为高电平。图8-4-9 边沿触发161 RAMWE DINGCPG1G2G3G4地址线地址线A0A3WE DINFCPF1F2F3F4地址线地址线A0A3WE D1D0ECC1C2C3C4GFM时钟时钟CP输出输出输出输出

16、例例8-9用一个用一个CLB构成两个边沿触发的构成两个边沿触发的161 RAM。解解采用一个采用一个CLB构成两个构成两个161 RAM电路如图电路如图8-4-9所示。所示。在在RAM模模式式下下，F和和G函函数数发发生生器器中中的的查查找找表表分分别别作作为为161 RAM。F和和G的的4个个输输入入端端分分别别对对应应存存储储器器的的4位位地地址址线线(F和和G地地址址一一致致)，来来自自控控制制信信号号的的D1、D0分分别别为为G和和F的的单单个个数数据据输输入入线线，WE为为写写使使能控制线。能控制线。图8-4-10 边沿触发321 RAMWE DinGKG1G2G3G4地址线地址线A

17、0A3WE DinFKF1F2F3F4WE D1/A4D0ECC1C2C3C4GFM时钟时钟CLK输出输出&M&MHM 配置存储器的一位配置存储器的一位A0A3RAM地址线地址线D0数据输入线数据输入线例例8-10用一个用一个CLB构成一个边沿触发的构成一个边沿触发的321 RAM。解解电电路路如如图图8-4-10所示。所示。在在RAM模模式式下下，F和和G中中的的查查找找表表分分别别作作为为161 RAM，其其输输出出在在H中中组组合合。F和和G的的4个个输输入入对对应应存存储储器器的的前前4位位地地址址线线，D1/A4为为第第5位位地地址址线线。D0为为单单个个数数据据输输入入线线，WE为

18、写使能控制线。为写使能控制线。例例8-11用用XC4000系系列列器器件件实实现现一一个个4位位二二进进制制同同步步加加/减减计数器。计数器。解解设设M为为加加/减减控控制制信信号号。当当M=0时时，为为加加法法计计数数，状状态态转移方程为转移方程为当当M=1时，为时，为减法减法计数，状态转移方程为计数，状态转移方程为图8-4-11例8-11逻辑图组合函数组合函数发生器发生器C11DQC11DQCLBQ0Q1组合函数组合函数发生器发生器C11DQC11DQCLBQ2Q3Q0Q1MQ0Q1MQ2Q3时钟时钟CP4位二进制位二进制加加/减减计数器计数器(a)Q0Q2Q1Q3CPM(b)一一个个CL

19、B中中含含有有两两个个D触触发发器器，并并且且可可以以实实现现两两个个独独立立的的4变变量量或或5变变量量组组合合逻逻辑辑函函数数。因因此此，用用两两个个CLB可可以以实实现现一一个个4位二进制同步加位二进制同步加/减计数器。减计数器。FPGA器件的性能特点：器件的性能特点：(1)采采用用SRAM编编程程技技术术，具具有有高高密密度度、高高速速度度、高高可可靠靠性性和低功耗的特性。和低功耗的特性。(2)提提供供丰丰富富的的I/O端端数数和和触触发发器器，集集成成度度远远远远高高于于PAL和和GAL器件。器件。(3)FPGA器器件件结结构构灵灵活活，内内部部的的CLB、IOB和和ICR均均可可以

20、以编程，可以实现多个变量的任意逻辑。编程，可以实现多个变量的任意逻辑。(4)某些器件提供片内高速某些器件提供片内高速RAM，可用于，可用于FIFO等设计。等设计。(5)使使用用FPGA器器件件时时需需要要进进行行数数据据配配置置，断断电电后后，配配置置数数据自动丢失。据自动丢失。(6)内内部部时时延延与与器器件件结结构构和和逻逻辑辑连连接接有有关关，传传输输时时延延不不可可预预测。测。C1ECQ1DRD时钟时钟CP1图8-4-2 XC4000系列CLB基本结构G1G4逻辑逻辑函数函数GG1G2G3G4GF1F4逻辑逻辑函数函数FF1F2F3F4FF,G,H1逻辑逻辑函数函数HHFGHDINFGHDINGHHFRDR/S控制控制C1ECQ1DRD1RDR/S控制控制YQXQXYH1DINS/RECC1C2C3C4返回返回