微机原理及接口技术第6章.ppt

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1、第 六 章INTEL 8086/88 微处理器第六章 8086/88微处理器教学重点教学重点n 基本引脚和功能基本引脚和功能n8086/88子系统的基本配置子系统的基本配置n 总线时序总线时序中央中央处理处理器器8088协处协处理器理器8087总线总线驱动驱动器器总线总线控制控制器器8288RAM存储存储器器ROM存储存储器器8 级级中断中断电路电路4通道通道DMA8 通道通道定时定时/计数器计数器喇叭喇叭电路电路键盘键盘接口接口 8个个扩扩展展插插座座CBABDB时钟时钟信号信号发生器发生器8284一、一、一、一、IBM PC/XTIBM PC/XT机主板结构机主板结构机主板结构机主板结构二

2、、二、二、二、IBM PC/XTIBM PC/XT的控制核心的控制核心的控制核心的控制核心中央中央处理器处理器8088协处协处理器理器8087地址地址锁存器锁存器总线总线控制控制器器8288时钟时钟信号信号发生器发生器8284数据数据收发收发器器CBABDB6.1 8086的引脚及其功能n外外部部特特性性表表现现在在其其引引脚脚信信号号上上，学学习习时请特别关注以下几个方面：时请特别关注以下几个方面：引脚的功能引脚的功能 信号的流向信号的流向 有效电平有效电平 三态能力三态能力指引脚信号的定义、指引脚信号的定义、作用；通常采用英文作用；通常采用英文单词或其缩写表示单词或其缩写表示信号从芯片向外

3、输出，信号从芯片向外输出，还是从外部输入芯片，还是从外部输入芯片，或者是双向的或者是双向的起作用的逻辑电平起作用的逻辑电平高、低电平有效高、低电平有效上升、下降边沿有上升、下降边沿有效效输出正常的低电平、输出正常的低电平、高电平外，还可以输高电平外，还可以输出高阻的第三态出高阻的第三态6.1.1 8086的两种工作模式n两种工作模式构成两种不同规模的应用系统两种工作模式构成两种不同规模的应用系统n最小工作模式最小工作模式n构成小规模的应用系统构成小规模的应用系统n8086本身提供所有的系统总线信号本身提供所有的系统总线信号n最大工作模式最大工作模式n构构成成较较大大规规模模的的应应用用系系统统

4、，例例如如可可以以接接入入数数值值协协处理器处理器8087n8086和总线控制器和总线控制器8288共同形成系统总线信号共同形成系统总线信号IBMIBM PC/XT PC/XT的控制核心的控制核心的控制核心的控制核心中央中央处理器处理器8088协处协处理器理器8087地址地址锁存器锁存器总线总线控制控制器器8288时钟时钟信号信号发生器发生器8284数据数据收发收发器器CBABDB6.1.1 8086的两种组态模式（续）n两种组态利用两种组态利用MN/MX引脚区别引脚区别nMN/MX接高电平为最小组态模式接高电平为最小组态模式nMN/MX接低电平为最大组态模式接低电平为最大组态模式n两种组态下

5、的内部操作并没有区别两种组态下的内部操作并没有区别8086的引脚图12345678910111213141516171819204039383736353433323130292827262524232221 GND AD14 AD13 AD12 AD11 AD10 AD9 AD8 AD7 AD6 AD5 AD4 AD3 AD2 AD1 AD0 NMI INTR CLK GNDVCCAD15A16/S3A17/S4A18/S5A19/S6BHE/S7MN/MXRDHOLD (RQ/GT0)HLDA (RQ/GT1)WR (LOCK)M/IO (S2)DT/R (S1)DEN (S0)ALE(Q

6、S0)INTA (QS1)TESTREADYRESET8086最小工作模式的引脚信号1.数据和地址引脚数据和地址引脚2.读写控制引脚读写控制引脚3.中断请求和响应引脚中断请求和响应引脚4.总线请求和响应引脚总线请求和响应引脚5.其它引脚其它引脚5类不同的引脚：类不同的引脚：1.数据和地址引脚AD15AD0（Address/Data）n地址地址/数据数据分时复用分时复用引脚，双向、三态引脚，双向、三态n在在访访问问存存储储器器或或外外设设的的总总线线操操作作周周期期中中，这这些些引引脚脚在在第第一一个个时时钟钟周周期期输输出出存存储储器器或或I/O端口的地址端口的地址A15A0n其他时间用于传送

7、数据其他时间用于传送数据D15D0 1.数据和地址引脚（续2）A19/S6A16/S3（Address/Status）n地址地址/状态状态分时复用引脚，输出、三态分时复用引脚，输出、三态n这这些些引引脚脚在在访访问问存存储储器器的的第第一一个个时时钟钟周周期期输出高输出高4位地址位地址A19A16n在在访访问问外外设设的的第第一一个个时时钟钟周周期期全全部部输输出出低低电平无效电平无效n其他时间输出状态信号其他时间输出状态信号S6S3BHE/S7BHE(Byte High Enable)控制是否进行高位字节数据传送，控制是否进行高位字节数据传送，它与地址总线的它与地址总线的A0组合控制数据操作

8、的宽度和类型。组合控制数据操作的宽度和类型。BHEA0操 作涉及的数据线00读/写从偶数地址开始的一个字D15D001读/写奇数地址的一个字节D15D80110读/写从奇数地址开始一个字先读/写奇地址字节后读/写偶地址字节D15D8D7D010读/写偶数地址的一个字节D7D011无效状态引脚的定义n其中其中S7未使用，未使用，nS6为为0表表示示8086CPU占用总线，占用总线，nS5输出输出IF的状态的状态nS4 S3指指明明CPU正正在在使使用用的的段段寄寄存存器器如如表表所所示。示。S4S3CPU使用段寄存器00ES01SS10CS11DS2.读写控制引脚ALE（Address Latc

9、h Enable）n地址锁存允许地址锁存允许，输出、三态、高电平有效，输出、三态、高电平有效nALE引引脚脚有有效效时时，表表示示复复用用引引脚脚：AD15AD0和和A19/S6A16/S3正在传送地址信息正在传送地址信息n由由于于地地址址信信息息在在这这些些复复用用引引脚脚上上出出现现的的时时间间很很短短暂暂，所所以以系系统统可可以以利利用用ALE信信号号将将地址锁存起来地址锁存起来2.读写控制引脚（续1）M/IO（Memory/Input and Output）n存储器或存储器或I/O访问访问，输出、三态，输出、三态n该该引引脚脚输输出出低低电电平平时时，表表示示CPU将将访访问问I/O端

10、端口口，这这时时地地址址总总线线A15A0提提供供16位位I/O口口地址地址n该该引引脚脚输输出出高高电电平平时时，表表示示CPU将将访访问问存存储储器器，这这时时地地址址总总线线A19A0提提供供20位位存存储储器地址器地址 2.读写控制引脚（续2）WR（Write）n写控制写控制，输出、三态、低电平有效，输出、三态、低电平有效n有有效效时时，表表示示CPU正正在在写写出出数数据据给给存存储储器器或或I/O端口端口RD（Read）n读控制读控制，输出、三态、低电平有效，输出、三态、低电平有效n有有效效时时，表表示示CPU正正在在从从存存储储器器或或I/O端端口读入数据口读入数据 2.读写控制

11、引脚（续3）nM/IO、WR和和RD是最基本的控制信号是最基本的控制信号n组合组合后，控制后，控制4种基本的总线周期种基本的总线周期总线周期总线周期M/IO WRRD存储器读存储器读高高高高低低存储器写存储器写高高低低高高I/O读读低低高高低低I/O写写低低低低高高2.读写控制引脚（续4）READY n存储器或存储器或I/O口就绪口就绪，输入、高电平有效，输入、高电平有效n在在总总线线操操作作周周期期中中，8086 CPU会会在在第第3个个时时钟钟周周期的前沿测试该引脚期的前沿测试该引脚n如果测到高有效，如果测到高有效，CPU直接进入第直接进入第4个时钟周期个时钟周期n如果测到无效，如果测到无

12、效，CPU将插入等待周期将插入等待周期TwnCPU在在等等待待周周期期中中仍仍然然要要监监测测READY信信号号，有有效效则则进进入入第第4个个时时钟钟周周期期，否否则则继继续续插插入入等等待待周周期期Tw。T1T2T3TWT4TiT1T2等待周期空闲周期一个总线周期2.读写控制引脚（续5）DEN（Data Enable）n数据传送允许数据传送允许，输出、三态、低电平有效，输出、三态、低电平有效n有有效效时时，表表示示当当前前数数据据总总线线上上正正在在传传送送数数据据，可利用他来控制对数据总线的驱动可利用他来控制对数据总线的驱动 DT/R（Data Transmit/Receive）n数据发

13、送数据发送/接收接收，输出、三态，输出、三态n该信号表明当前总线上数据的流向该信号表明当前总线上数据的流向n高电平时数据自高电平时数据自CPU输出（发送）输出（发送）n低电平时数据输入低电平时数据输入CPU（接收）接收）3.中断请求和响应引脚INTR（Interrupt Request）n可屏蔽中断请求可屏蔽中断请求，输入、高电平有效，输入、高电平有效n有有效效时时，表表示示请请求求设设备备向向CPU申申请请可可屏屏蔽蔽中断中断n该该请请求求的的优优先先级级别别较较低低，并并可可通通过过关关中中断断指指令令CLI清清除除标标志志寄寄存存器器中中的的IF标标志志、从从而对中断请求进行屏蔽而对中断

14、请求进行屏蔽3.中断请求和响应引脚（续1）INTA（Interrupt Acknowledge）n可屏蔽中断响应可屏蔽中断响应，输出、低电平有效，输出、低电平有效n有有效效时时，表表示示来来自自INTR引引脚脚的的中中断断请请求求已被已被CPU响应，响应，CPU进入中断响应周期进入中断响应周期n中中断断响响应应周周期期是是连连续续的的两两个个，每每个个都都发发出出有有效效响响应应信信号号，以以便便通通知知外外设设他他们们的的中中断断请请求求已已被被响响应应、并并令令有有关关设设备备将将中中断断向向量量号送到数据总线号送到数据总线 3.中断请求和响应引脚（续2）NMI（Non-Maskable

15、Interrupt）n不可屏蔽中断请求不可屏蔽中断请求，输入、上升沿有效，输入、上升沿有效n有有效效时时，表表示示外外界界向向CPU申申请请不不可可屏屏蔽蔽中断中断n该该请请求求的的优优先先级级别别高高于于INTR，并并且且不不能在能在CPU内被屏蔽内被屏蔽n当当系系统统发发生生紧紧急急情情况况时时，可可通通过过他他向向CPU申请不可屏蔽中断服务申请不可屏蔽中断服务 4.总线请求和响应引脚HOLDn总总线线保保持持（即即总总线线请请求求），输输入入、高高电电平平有效有效n有有效效时时，表表示示总总线线请请求求设设备备向向CPU申申请请占占有总线有总线n该该信信号号从从有有效效回回到到无无效效时

16、时，表表示示总总线线请请求求设设备备对对总总线线的的使使用用已已经经结结束束，通通知知CPU收收回对总线的控制权回对总线的控制权 4.总线请求和响应引脚（续1）HLDA（HOLD Acknowledge）n总总线线保保持持响响应应（即即总总线线响响应应），输输出出、高高电电平平有效有效n有有效效时时，表表示示CPU已已响响应应总总线线请请求求并并已已将将总总线线释放释放n此此时时CPU的的地地址址总总线线、数数据据总总线线及及具具有有三三态态输输出出能能力力的的控控制制总总线线将将全全面面呈呈现现高高阻阻，使使总总线线请请求设备可以顺利接管总线求设备可以顺利接管总线n待待到到总总线线请请求求信

17、信号号HOLD无无效效，总总线线响响应应信信号号HLDA也转为无效，也转为无效，CPU重新获得总线控制权重新获得总线控制权 5.其它引脚RESETn复位请求复位请求，输入、高电平有效，输入、高电平有效n该该信信号号有有效效，将将使使CPU回回到到其其初初始始状状态态；当当他他再再度度返返回回无无效效时时，CPU将将重重新新开开始始工作工作n8086复复位位后后CSFFFFH、IP0000H，所以程序入口在物理地址所以程序入口在物理地址FFFF0H5.其它引脚（续1）CLK（Clock）n时钟输入时钟输入n系系统统通通过过该该引引脚脚给给CPU提提供供内内部部定定时时信信号号。8086的标准工作

18、时钟为的标准工作时钟为5MHznIBM PC/XT机机的的8086采采用用了了4.77MHz的的时时钟，其周期约为钟，其周期约为210ns 5.其它引脚（续2）Vccn电源输入电源输入，向，向CPU提供提供5V电源电源GNDn接地接地，向，向CPU提供参考地电平提供参考地电平MN/MX（Minimum/Maximum）n组态选择组态选择，输入，输入n接接高高电电平平时时，8086引引脚脚工工作作在在最最小小组组态态；反之，反之，8086工作在最大组态工作在最大组态 5.其它引脚（续3）TESTn测试测试，输入、低电平有效，输入、低电平有效n该引脚与该引脚与WAIT指令配合使用指令配合使用n当当

19、CPU执执行行WAIT指指令令时时，他他将将在在每每个个时时钟钟周周期期对对该该引引脚脚进进行行测测试试：如如果果无无效效，则则程程序序踏踏步步并并继续测试；如果有效，则程序恢复运行继续测试；如果有效，则程序恢复运行n也也就就是是说说，WAIT指指令令使使CPU产产生生等等待待，直直到到引引脚有效为止脚有效为止n在在使使用用协协处处理理器器8087时时，通通过过引引脚脚和和WAIT指指令令，可使可使8086与与8087的操作保持同步的操作保持同步“引脚”小结CPU引脚是系统总线的基本信号引脚是系统总线的基本信号可以分成三类信号：可以分成三类信号：n16位数据线：位数据线：D0D16n20位地址

20、线：位地址线：A0A19n控制线：控制线：nALE、M/IO、WR、RD、READYnINTR、INTA、NMI，HOLD、HLDAnRESET、CLK、Vcc、GND6.1.2 8088引脚与8086的区别（最小模式）1、数数据据引引脚脚减减少少8条条，AD0-AD15改改为为AD0-AD7，A8-A15。2、BHE/S7引脚改为引脚改为SS03、M/IO改为改为IO/M6.1.38086/88 最大模式的引脚与最小模式的区别最大模式的引脚与最小模式的区别在最大模式下，在最大模式下，RD无效，最小模式的无效，最小模式的8条引脚条引脚INTA，ALE，M/IO(或或IO/M）DT/R，DEN，

21、HOLD，HLDA和和WR的信号的信号依次改变为：依次改变为：QS1，QS0，S2，S1，S0，RQ/GT，RQ/GT1和和LOCKQS1，QS0：指令队列状态指令队列状态S2，S1，S0：总线操作编码输出总线操作编码输出RQ/GT，RQ/GT1：总线请求与响应，负脉冲有效总线请求与响应，负脉冲有效LOCK：总线锁定总线锁定6.2 8086/88CPU子系统的基本配置IBMIBM PC/XT PC/XT的控制核心的控制核心的控制核心的控制核心中央中央处理器处理器8088协处协处理器理器8087地址地址锁存器锁存器总线总线控制控制器器8288时钟时钟信号信号发生器发生器8284数据数据收发收发器

22、器CBABDB6.2.1 8284时钟发生器功功能能：向向CPU提提供供三三路路控控制制信信号号：时时钟钟信信号号CLK，复位信号，复位信号RESET和准备好信号和准备好信号READY123456789181716151413121110CSYNC PCLK AEN1 RDY1 READY RDY2 AEN2 CLK GND VCCX1X2ASYNCEFIF/COSCRESRESET82848284引脚信号引脚信号8284的输入信号：的输入信号：RES 外部复位输入；外部复位输入；X1,X2外接晶振体输入；外接晶振体输入；F/C 输入控制信号，输入控制信号，F/C=0时，由时，由X1,X2外接

23、晶振体形成外接晶振体形成8088时钟；时钟；F/C=1时，由时，由EFI输入外部方波信号形成输入外部方波信号形成8088时钟；时钟；CSYNC同步工作控制信号，当多个同步工作控制信号，当多个8284同时工作时使用；同时工作时使用；ASYNC准备好信号的同步控制信号；准备好信号的同步控制信号；RDY1总线准备好信号；总线准备好信号；AEN1地址允许信号；地址允许信号；RDY2总线准备好信号；总线准备好信号；AEN2地址允许信号；地址允许信号；8284的输出信号：的输出信号：RESET 复位信号复位信号 READY 准备好信号准备好信号 CLK 8088系统时钟，将晶振体三分频，产生系统时钟，将晶

24、振体三分频，产生4.77MHZ 的频率。的频率。PCLK 外围设备用时钟信号，将外围设备用时钟信号，将CLK二分频，频率为二分频，频率为 2.387MHZ。OSC14.318MHZ的频率。的频率。6.2.2 地址锁存器 常常 用用 的的 地地 址址 锁锁 存存 器器 芯芯 片片 有有 74LS373，Intel8282，8283，它它们们都都是是8位位锁锁存存缓缓冲冲器。器。LE 电平锁存引脚电平锁存引脚OE 输出允许引脚输出允许引脚6.2.3 数据收发器常常用用的的数数据据收收发发器器有有74LS245，intel8286，8287等。它们都是等。它们都是8位双向数据缓冲器。位双向数据缓冲器

25、。E0，导通导通 DIR1 AB DIR0 ABE1，不导通不导通8位双向缓冲器位双向缓冲器控制端连接在一起，控制端连接在一起，低电平有效低电平有效可以双向导通可以双向导通输出与输入同相输出与输入同相READYRESET TEST HOLD HLDA NMI INTR INTA M/IO WR RDREADY CLK MN/MX+5V系统总线系统总线控制总线控制总线地址总线地址总线A19 A0数据总线数据总线D15D0 ALE BHE A19A16 AD15 AD 0 DT/R DEN8086CPUSTB 8282OETOE82868284A最小组态最小组态RQ/GT0RQ/GT1 TEST

26、NMI INTA S0 S1 S2READYREADYRESETMN/MX控制总线控制总线地址总线地址总线A19 A0数据总线数据总线D15D0 BHE A19A16 AD15 AD 0 DT/R DEN8086CPUSTB 8282OETOE82868284A系统总线系统总线S0 CLKS1 MROC S2 MWTCDEN IORCDT/R IOWCALE INTA8288BHECLK最大组态最大组态6.2.4 8288总线控制器该芯片接收该芯片接收8086、88CPU在执行指令时输出的三位状在执行指令时输出的三位状态态s2,s1,s0,译码输出读写控制信号和中断响应命令。译码输出读写控制信

27、号和中断响应命令。控制输入nIOB（Input Output Bus）：接接高高电电平平用用于于控控制制I/O总线，接低电平控制系统总线，在此接低电平总线，接低电平控制系统总线，在此接低电平nAEN（Address Enable）、CEN（Command Enable）：8288的的使使能能端端，必必须须同同时时有有效效才才允允许许8288工工作作，在在PC/XT中中它它们们接接收收DMA应应答答信信号号，控控制制在在非非DMA操操作作时时允允许许8288工工作作，DMA操操作作期间禁止期间禁止8288工作工作nCLK：该该引脚与引脚与8086/88的时钟输入端接在一起的时钟输入端接在一起控制

28、信号输出n产生产生ALE、DEN、DT/R、MCE/PDEN信号。信号。nALE、DEN、DT/R的的功功能能与与最最小小模模式式相相同同，但但DEN与最小模式的极性相反。与最小模式的极性相反。nMCE/PDEN（Main Chip Enable/Peripherals Data Enable）是是主主设设备备使使能能/外外设设数数据据允允许许信信号号，为为双双重重功功能能引引脚脚，当当IOB接接低低电电平平（系系统统总总线线方方式式）时时，该该引引脚脚为为MCE功功能能，高高电电平平有有效效。当当IOB接接高高电电平平（I/O总总线线方方式式）时时，因因DEN是是系系统统总总线线的的数数据据

29、选选通通信信号号，则则该该引引脚脚为为PDEN，低低电电平平有有效效，用用作作I/O总线的数据选通信号。总线的数据选通信号。6.3 总线工作时序n 计计算算机机系系统统是是在在统统一一的的工工作作时时钟钟信信号号，按按照照一定的时间顺序有条不紊的工作。一定的时间顺序有条不紊的工作。n 微微机机运运行行过过程程中中，完完成成指指定定任任务务所所需需的的各各步步操作之间的时间顺序称为时序。操作之间的时间顺序称为时序。6.3.1时钟周期、总线周期和指令周期n时钟周期：计算机主频的倒数；时钟周期：计算机主频的倒数；时时钟钟周周期期是是微微机机系系统统基基本本的的计计时时单单位位，称为称为T周期或周期或

30、T状态状态n总总线线周周期期：CPU通通过过总总线线操操作作与与存存储储器器或或I/O端口进行一次数据交换的过程；端口进行一次数据交换的过程；基基本本的的总总线线周周期期由由4个个时时钟钟周周期期组组成成，分分别是别是 T1、T2、T3和和T4。T1：地址周期，T2：缓冲周期，T3：数据周期，T4：结束周期。指令周期：执行一条指令所需要的时间。指令周期：执行一条指令所需要的时间。一一条条指指令令周周期期至至少少需需要要一一个个或或多多个个总总线线周周期期组组成。成。时钟周期、总线周期和指令周期（续）两个特殊的时钟周期1、等待周期、等待周期TW：在在系系统统设设计计时时，为为了了使使相相对对快快

31、速速的的CPU能能够够和和相相对对慢慢速速的的存存储储器器或或I/O接接口口匹匹配配，可可以以在在一一个个总总线线周周期期的的T3和和T4之之间间插插入入Tw，延延长长CPU对对存存储储器器或或I/O访访问问的的时时间间。在在Tw状状态态周周期期内内，地地址址、数数据据和控制信号的状态不变。和控制信号的状态不变。T1T2T3TWT4TiT1T2等待周期空闲周期一个总线周期2、空闲时钟周期Ti n 当系统总线上不进行数据传输操作时，系统总线处于空闲状态，此时对应的时钟周期称为空闲周期Ti。总线周期 T1 T2 T3 T4 Ti Ti T1 T2 T3 Tw Tw Tw T4 Ti Ti 总线周期

32、总线周期若干个若干个基本总线周期由基本总线周期由4个个T状态组成：状态组成：T1、T2、T3、T4等待时钟周期等待时钟周期Tw，在总线周期的在总线周期的T3和和T4之间插入之间插入空闲时钟周期空闲时钟周期Ti，在两个总线周期之间插入在两个总线周期之间插入动态动态各种周期的动态演示6.3.2 基本的总线时序n总总线线操操作作是是指指CPU通通过过总总线线对对外外的的各各种种操作操作n8086的总线操作主要有：的总线操作主要有：n存储器读、存储器读、I/O读操作读操作n存储器写、存储器写、I/O写操作写操作n中断响应操作中断响应操作n总线请求及响应操作总线请求及响应操作nCPU正正在在进进行行内内

33、部部操操作作、并并不不进进行行实实际际对对外操作的空闲状态外操作的空闲状态Ti6.3.2 8086的总线时序（续）n总线操作中如何实现时序同步是关键总线操作中如何实现时序同步是关键nCPU总线周期采用总线周期采用同步时序同步时序：n各部件都以系统时钟信号为基准各部件都以系统时钟信号为基准n当当相相互互不不能能配配合合时时，快快速速部部件件（CPU）插插入入等待状态等待慢速部件（等待状态等待慢速部件（I/O和存储器）和存储器）CPU与与外外设设接接口口常常采采用用异异步步时时序序，它它们们通通过过应应答联络信号实现同步操作。答联络信号实现同步操作。存储器读总线周期T1状态状态输出输出20位存储器

34、位存储器地址地址A19A0M/IO 输出高电平，表示存输出高电平，表示存储器操作；储器操作；ALE输出正脉冲，表示复用总输出正脉冲，表示复用总线输出地址线输出地址T2状态状态输出控制信号输出控制信号RDT3和和Tw状态状态检测数据传检测数据传送是否能够完成送是否能够完成T4状态状态前沿读取数据，完前沿读取数据，完成数据传送成数据传送I/O读总线周期T1状态状态输出输出16位位I/O地址地址A15A0M/IO 输出低电平，表输出低电平，表 示示I/O操作；操作；ALE输出正脉冲，表示复输出正脉冲，表示复 用总线输出地址用总线输出地址T2状态状态输出控制信输出控制信 号号RDT3和和Tw状态状态检

35、测数检测数 据传送是否能够完成据传送是否能够完成T4状态状态前沿读取数前沿读取数 据，完成数据传送据，完成数据传送总线请求/响应时序T1或T4的下降沿1至2个TCLKHOLD三态总线CPU2个TCPUCPU三态总线浮空，请求设备使用总线HLDA请请求求：HOLD引引脚脚置置成成高高电电平平，发发出出总总线线请请求求信信号号，并并不不断断检检测测HLDA信号。信号。使使用用：检检测测到到HLDA有有效效（高高电电平平）的的信信号号后后，即即接接管管系系统统总总线线的的控控制权，并一直保持着制权，并一直保持着HOLD信号的有效状态。信号的有效状态。释放：释放：操作结束释放总线，同时使操作结束释放总

36、线，同时使HOLD信号变成无效（低电平）。信号变成无效（低电平）。CPU检测到检测到HOLD回到低电平后，则在下一个时钟的下降沿使回到低电平后，则在下一个时钟的下降沿使HLDA信号变为无效信号变为无效(低电平低电平)，并打开所有的三态引脚，恢复对系统，并打开所有的三态引脚，恢复对系统总线的控制。总线的控制。中断响应时序CLKALE中断类型D0D7INTAT1T2T3T4TiT2T3T4T1TiTi该该操操作作由由两两个个中中断断响响应应周周期期完完成成，每每个个中中断断响响应应周周期期又又由由4个个T周周期期组组成成，8086在在两两个个中中断断响响应应周周期期之之间间还还有有3个个空空闲闲时

37、时钟钟周周期期(Ti)。在在两两个个中中断断响响应应周周期期的的T2 T3T4期期间间，引引脚脚INTAINTA都都输输出出低低电电平平，前前者者作作为为对对中中断断请请求求设设备备的的响响应应；后后者者则则用用于于控控制制中中断断请请求求设设备备，将将8位位中中断断类类型码经数据总线的低型码经数据总线的低8位送入位送入CPU。第6章教学要求1.了解了解8086的两种组态形式；的两种组态形式；2.掌掌握握最最小小组组态态下下的的引引脚脚定定义义、总总线线形成和总线时序；形成和总线时序；3.了了解解最最大大组组态态下下的的引引脚脚定定义义、总总线线形成和总线时序；形成和总线时序；4.理解总线时序

38、理解总线时序作业作业 P122 习题习题 1（4、5、6、7、8），），8 本章复习1、8086/8088加加电电复复位位后后，执执行行第第一一条条指指令令的地址是的地址是A.0FFFFH B.FFFF0HC.0000HD.0240H2、若若8086CPU的的MN/MX接接+5V，则则当当执执行行OUT指令时，其引脚信号指令时，其引脚信号M/IO=、RD=、和、和WR=3、8086工工作作在在最最小小模模式式下下，CPU完完成成存存储储器器读读操操作作时时，信信号号M/IO=、RD=、WR=、和和DT/R=。若若进进行行字字节节操操作作，单单元元地地址址为为奇奇地地址址，则则BHE=，A0=。

39、若若进进行行字字操操作作且且该该字字为为“对对准准存存放放”，则，则BHE=，A0=4、8086CPU在在执执行行MOV AL,BX指指令令的的总总线线周周期期内内，若若BX存存放放的的内内容容为为2340，BHE和和A0的状态为（）的状态为（）A、0,1B、0,0C、1,1 D、1,05、如如 果果 8086、8088CPU的的 工工 作作 时时 钟钟CLK=4MHZ，请问：，请问：a、CPU正正常常工工作作时时，Reset引引脚脚至至少少出出现现多多少微妙的高电平才能使少微妙的高电平才能使CPU复位？复位？b、在在插插入入一一个个Tw情情况况下下，从从内内存存读读出出一一个个字字节数据所需

40、的时间是多少？节数据所需的时间是多少？6、在在8086/88CPU中中，一一个个最最基基本本的的总总线线周周期是由期是由 个时钟周期（个时钟周期（T状态）组成，在状态）组成，在T1状态，状态，CPU往总线上发出往总线上发出 信号。信号。A.1个个 B.2个个 C.3个个 D.4个个A.数据数据 B.地址地址 C.控制控制 D.状态状态7、8086CPU用于中断请求输入的引脚信号用于中断请求输入的引脚信号是是 A.INTR和和NMI B.INT和和NMI C.INTR和和INTA D.NMI和和INTA 8、CPU响应单个屏蔽中断的条件是响应单个屏蔽中断的条件是 。A.CPU开中断开中断 B.外设有中断请求外设有中断请求C.外设中断请求信号不屏蔽外设中断请求信号不屏蔽D.同同时时满满足足上上述述A,B,C条条件件，且且正正在在执执行行的的指指令执行完毕。令执行完毕。