Xilinx Notes(57页).doc

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1、-Xilinx Notes-第 54 页7 Series FPGAs Overview参考ds180_7Series_Overview.pdf。1. General Description7系列包括Artix 7、Kintex 7和Virtex 7。其中Artix 7面向较低端应用，功耗低，价格低，封装小；Kintex 7面向中端应用，性价比更高，性能约比Artix 7提高2倍；Virtex 7面向高端应用。采用28nm工艺。2. Summary of 7 Series FPGA Featuresl Real 6-input look-up table(LUT) technology conf

2、igurable as distributed memory.l SelectIO technology with support for DDR3 interfaces up to 1866Mb/s.l 600Mb/s to 6.6Gb/s up to 28.05Gb/s.l 包括一个用户可配置的ADC（双12位，1MSPS的ADC），芯片内部集成热和电源传感器。l DSP slices with 2518 multiplier, 48-bit accumulator, and pre-adder.l Powerful clock management tiles(CMT), combini

3、ng phase-locked loop(PLL) and mixed-mode clock manager(MMCM) blocks for high precision and low jitter.l 支持PCIe的endpoint和root port，支持gen3。l 1.0V核电压，当需要达到更低的功耗时，可配置0.9V核电压。3. CLBs, Slices, and LUTs7系列的FPGA可将任意一个查找表配置为6输入查找表（64bit ROM），或配置为2个5输入查找表（32bit ROM）。这两个5输入查找表共享地址和逻辑输入，每个查找表的输出有一个可选寄存器。4个6输入LU

4、T，8个寄存器以及相应的乘法器、算数进位逻辑组成一个slice，2个slice组成一个CLB。4. Clock Management7系列FPGA最多有24个CMT（clock management tiles），每个CMT包含一个MMCM（mixed-mode clock manager）和一个PLL。具体可参考ug472_7Series_Clocking.pdf。4.1 Mixed-Mode Clock Manager and PLLMMCM和PLL共享很多相同的特性。D、M和O是3个重要参数。D为前分频，M为倍频，O为奇偶分频（？）。这些参数也可以通过DRP（Dynamic Reconf

5、iguration Port）配置。PLL输出时钟数为6，MMCM为7。4.2 MMCM Additional Programmable FeaturesMMCM可实现小数倍频和分频。4.3 Clock Distribution通过6中不同类型的时钟线（BUFG, BUFR, BUFIO, BUFH, BUFMR, and the high-performance clock）满足3中不同应用目的：高扇出、低传输延时和极低的偏斜。时钟可分为3类，全局时钟、局部时钟和I/O时钟。I/O时钟are especially fast，且只能用于I/O逻辑和SERDES。7系列芯片中，MMCM输出可与I

6、/O直连，提供低抖动、高性能接口。5. Block RAMBlock RAM的关键特性如下。l 双端口36KbRAM，端口宽度可达72l 可编程FIFO逻辑l 内置error correction circuitry7系列FPGA有50到1880个block ram。只是使用FIFO controller时，FIFO的读写端口的宽度必须一致。6. Digital Signal Processing-DSP SliceDSP的主要特点如下。l 2518的二进制补码乘法器，48位的累加器l Pre-adderl 可选的pipelining、ALU，以及专用的级联总线Pre-adder可改善资源利用

7、率非常高的设计，降低DSP slice数量达50%。DSP具有48bit的pattern detector，用于convergent或者symmetric rounding。也可用于实现96bit宽的逻辑功能。DSP slice提供pipelining和extension capabilities，可提高除了DSP之外的许多应用的速度和效率。如宽动态总线移位、存储器地址生成、宽总线多路选择器和memory-mapped I/O register files。7. Input/Output主要特性。l 支持1866Mb/s DDR3l 内置高频解耦电容，提高信号完整性l 在低功耗和高速I/O应用

8、中，具有可三态的DCII/O分为HP和HR。HR支持1.2到3.3V，HP支持1.2到1.8V。每个bank有2个VREF管脚。7.1 I/O Electrical Characteristics7.2 I/O Logic7.2.1 Input and Output Delay所有输入输出支持DDR。所有输入和部分输出支持独立的延时调整，步进78ps或52ps，最大延时数32。通过IDELAY和ODELAY设置。延时数可在使用过程中增减。7.2.2 ISERDES and OSERDES每个I/O管脚具有8bit IOSERDES，可进行串并和并串转换。通过级联两个相邻的IOSERDES管脚（

9、默认为差分管脚），可实现10和14bit的转换。8. Low-Power Gigabit Transceivers9. Integrated Interface Blocks for PCI Express Designs兼容PCIe2.1和3.0标准（不同family可能不同），支持Endpoint和root port，支持Gen8（8Gb/s）。10. Configuration介绍了集中配置方式，以及加密、回读和部分可重配置等内容。配置方式支持SPI和BPI。部分可重配置在不影响其他功能运行的情况下，对部分功能进行重配置。11. XADC (Analog-to-Digital Conve

10、rter)内置两个12bit的1MSPS的ADC，同时内置温度传感器和电源传感器，通过JTAG可以访问ADC。通过芯片内部的模拟多路器可支持17路模拟输入。未使用该XADC时，其默认输出为芯片内部传感器的数值，通过JTAG可在任何时候读取该数值。用户可以设置温度上限，以实现高温情况下的自动powerdown。 7 Series FPGAs Configuration参考ug470_7Series_Config.pdf。1. Configuration Overview1.1 Overview主要配置方式有。l Master-Seriall Alave-Seriall Master Select

11、Map(parallel) configuration mode (8 and 16)l Slave SelectMap(parallel) configuration mode (8, 16 and 32)l JTAG/boundary-scan l Master Serial Peripheral Interface(SPI) flash configuration mode (1, 2 and 4)l Master Byte Peripheral Interface(BPI) flash configuration mode(8 and 16)通过M2:0选择，其管脚通过1k以上的电阻上

12、拉或下拉，或直接接地或VCCO。在Master和Slave模式下，配置时钟（CCLK）的方向不同。Master模式下，FPGA通过驱动该管脚；Slave模式下，该管脚为输入。1.2 7 Series FPGAs Configuration Differences from Previous FPGA Generations比如在Master SPI模式下，允许使用时钟下降沿同步数据、支持128Mb以上的flash等等。7系列芯片支持1.8、2.5和3.3V的配置接口。配置接口包括bank0的JTAG管脚，bank0的专用配置管脚，bank14和bank15的相关配置管脚。需遵循以下规则。Con

13、figuration bank voltage select pin（CFGBVS）必须根据bank0的电压置高或置低。CFGBVS为低时，bank0的I/O为1.8V，VCCO_0和该bank的信号必须等于或低于1.8V。 Bank14和Bank15的配置管脚的电压由对应bank的VCCO决定，所以如果使用了这两个bank上的pin，则他们的VCCO必须和VCCO_0一致。1.3 Design Consideration1.3.1 Configuration Bitstream Lengths每种型号的FPGA的bitstream的长度是固定的。Table 1-1列出了不同器件对应的bits

14、tream的长度。1.3.2 FPGA Configuration Data Source可以由FPGA从flash加载，也可以通过DSP、CPU等向FPGA下载。也可以使用PC通过JTAG向FPGA传输。1.3.3 Master ModesFPGA自加载的模式成为Master Mode。CCLK由FPGA产生。1.3.4 Slave Modes2. Configuration Interfaces2.1 Configuration PinsTable 2-1给出了不同配置模式中CCLK的方向和M2:0的接法。Table 2-2和Table 2-3描述了配置模式管脚和他们的位置。Table 2

15、-4给出了详细的配置管脚的定义。CFGBVS为高（连接至VCCO_0），则bank0在配置期间工作在3.3V或2.5V；如果为低，则在配置期间工作在1.8V。Bank0在任何7系列器件上均为HR I/O。而bank14和15则可能是HP或HR，具体应参考ug475_7Series_Pkg_Pinout.pdf。ug470_7Series_Config.pdf的Table 2-6描述了不同配置模式下，每个bank的工作电压。使用JTAG（Only）时，仅考虑bank0；使用SPI、serial时，仅bank0和bank14需一致。Master SPI可参考xapp586-spi-flash.pd

16、f。FPGA SelectIO Resources参考ug471_7Series_SelectIO.pdf。1. SelectIO Resources1.1 Overview第一章描述输入输出的电气行为和不同标准的接口；第二章描述输入输出寄存器，DDR操作，输入延时（IDELAY）和输出延时（ODELAY）；第三章描述SERDES。7系列提供两类型IO Bank，分别是HP（high performance）和HR（high range）。HP支持直到1.8V的IO，HR支持直到3.3V的IO。ug471_7Series_SelectIO.pdf的Table 1-1为各Bank支持的电平类型的

17、概述。HP和HR所支持的IO标准的详细描述可参考Table 1-55；虽然LVDS一般是2.5V的，但是HP和HR Bank同样支持。1.2 New FeaturesThe memory interface related I/O standards such as SSTL and HSTL now support the SLEW attribute, and are selectable between both FAST and SLOW edge rates. The default SLEW for all I/O standards is SLOW. Because this a

18、ttribute is a new addition to the memory interface standards, if left unchanged (not specified in the RTL, UCF file, or I/O planning software), the default slew rates for these for these standards will result in much slower slew rates than in previous families. Table 1-56 shows (among other features

19、) which I/O standards support the SLEW attribute.The 7 series FPGA DCI calibration circuit has improved the accuracy of the internal termination resistance。HR Bank不支持DCI。1.3 SelectIO Resources Introduction7系列FPGA的属性设置包括以下属性，可编程的输出驱动能力、偏斜（slew rate）、片内阻抗控制（通过DCI）、产生内部参考电压（INTERNAL_VREF）。每个Bank包括大约50个

20、pin，其中每个Bank最远端的两个pin只能配置为单端。每个IO pin均包括输入、输出和三态驱动器。1.4 SelectIO Resources General Guidelines1.4.1 7 Series FPGA I/O Bank Rules每个Bank包括50IOBs。具体请参考UG475。1.4.2 Supply Voltages for the SelectIO PinsSelectIO管脚的供电电压如下。VCCO：primary power supply. 可参考Table 1-55.VREF：Single-ended I/O standards with a differ

21、ential input buffer require an input reference voltage(VREF). 当某I/O Bank需要VREF时，该Bank的两个多功能VREF管脚必须用于VREF输入。VREF还可以通过FPGA内部产生，通过INTERNAL_VREF进行约束。VCCAUX：global auxiliary supply。用于为不同block之间的互连逻辑提供电源。在I/O Bank中，用于为部分输入缓冲电路供电。如所有1.8V或低于1.8V的单端I/O标准，以及部分2.5V标准（HR Bank only）。VCCAUX为Bank的用于差分和VREF I/O标准的

22、差分输入缓冲电路供电。VCCAUX_IO：仅用于HP Banks，仅为I/O电路供电。在“Kintex-7 and Virtex-7 FPGAs data sheets”中包含一个名为“Maximum Physical Interface Rate for Memory Interfaces that references VCCAUX_IO”的表格，该表格给出VCCAUX_IO管脚在不同情况下的供电电压（不能应用于LVDS）。当使用存储器和高速接口时需要关注该电源。1.5 Series FPGA DCIOnly available in the HP I/O banks1.5.1 Intro

23、ductionDCI可以控制输出阻抗，或者在驱动端或接收端添加并行短接匹配。需要在VRN和VRP管脚上连接高精度电阻。Table 1-2和Table 1-3列出了需要DCI的IO标准。DCI在上电后对阻抗进行校准，通过DCIRESET primitive可以在芯片运行过程中对DCI进行复位，重新进行阻抗校准。在PVT变化非常大的情况下非常有用。DCIRESET的具体内容可参考UG768：Xilinx 7 Series FPGA Libraries Guide for HDL Designs。1.5.2 Match_cycle Configuration Option在完成FPGA配置之后，可暂

24、停FPGA的启动过程，以等待DCI完成。1.5.3 DCIUpdateMode Configuration Option设置DCI更新方式，即需要时更新（AsRequired）或仅上电或DCIRESET的RST有效时更新（Quiet）。推荐使用AsRequired方式，DCIRESET原语一般不使用。1.5.4 Using DCI with the Multi-function Configuration Pins当Bank0、Bank14和Bank15的multi-function or multi-purpose管脚被分配了需要DCI的I/O标准，则必须使用DCIRESET，在正常使用这些

25、管脚前进行复位。因为AsRequired方式和Quiet方式会导致这些管脚的阻抗在不定时间内或者在断电前均处于不正常状态。1.5.5 DCI Cascading在相同的HP I/O bank column中，只要master bank的VRN/VRP连接到外部参考电阻即可，slave bank的DCI阻抗控制可由master bank控制。其使用遵守以下规则。l DCI级联仅在HP I/O的列（column）bank有效。l Master和slave banks必须在同一列。l Master和slave banks必须有同样的VCCO和VREF（如果需要VREF）。l 在同一HP I/O列ba

26、nk中，不使用DCI的bank不需要遵循VCCO和VREF的限制。关于column Banks等概念，参考UG475：7 Series FPGAs Packaging and Pinout Specifications。1.5.6 Controlled Impedance Driver(Source Termination)将输出信号的源端阻抗调整到与参考电阻一致。以下I/O标准支持该源端匹配，LVDCI_15, LVDCI_18, HSLVDCI_15, HSLVDCI_18, HSUL_12_DCI, and DIFF_HSUL_12_DCI。1.5.7 Controlled Impeda

27、nce Driver with Half Impedance(Source Termination)将输出信号的源端阻抗调整到与参考电阻的1/2。以下I/O标准支持该源端匹配，LVDCI_DV2_15 and LVDCI_DV2_18。1.5.8 Split-Termination DCI (Thevenin Equivalent Termination to VCCO/2)部分I/O标准，如HSTL和SSTL，需要将输入阻抗R端接到VTT或VCCO/2。这需要用到戴维南等效匹配。外部参考电阻使用2R。Table 1-2为支持该端接方式的I/O标准。对于7系列以前的芯片，上述端接需要的参考电阻

28、是R，而不是2R。1.5.9 DCI and 3-state DCI (T_DCI)仅双向管脚可应用T_DCI。当输出高阻时，输入的split-termination被启用。1.5.10 DCI in 7 Series FPGAs I/O StandardsTable 1-5列出了所有DCI支持的I/O标准，并介绍了正确使用DCI的步骤。1.6 Uncalibrated Split Termination in High-Range I/O Banks (IN_TERM)HP bank通过DCI和T_DCI控制阻抗，对于HR bank，可以通过IN_TERM控制阻抗。具体区别有，IN_TERM

29、仅应用于输入管脚；当输出高阻时，可应用于双向管脚；使用内部电阻，不可校准，不能进行PVT补偿；可配置的戴维南等效阻抗有40、50和60。Table 1-7描述了支持IN_TERM的I/O标准。2. 7 Series FPGA SelectIO Primitives单端、差分输入输出缓冲器原语。3. 7 Series FPGA SelectIO Attributes/Constraintsl DCI_CASCADE Constraintl Location Constraintsl IOSTANDARD Attributel IBUF_LOW_PWR Attribute：trade-off be

30、tween performance and power.l Output Slew Rate Attributesl Output Drive Strength Attributesl PULLUP/PULL DOWN/KEEPER Attribute for IBUF, OBUFT, and IOBUFl Differential Termination Attribute：与DCI不同，功耗更小，不需要VRP/VRNl Internal VREF：每bank都独立，通过VCCAUX产生l VCCAUX_IO Constraint4. Supported I/O Standards and

31、Terminations本章节描述7系列FPGA的I/O标准、匹配方式和可设置选项，包括特殊的注意事项。5. Rules for Combining I/O Standards in the Same Bank描述了在同一Bank上应用不同I/O标准时的注意事项和规则。l 输出I/O标准兼容。VCCO一致。l 输入I/O标准兼容。VCCO和VREF一致。l 输入输出I/O标准一致l 双向、输入、输出标准兼容l 使用DCI的情况Table 1-55描述了7系列FPGA所支持的I/O标准，及其对VCCO、VREF的要求。6. Simultaneous Switching OutputsSimult

32、aneous Switching Outputs简称（SSOs）。由于封装电感，每一部分或者每种封装支持的SSOs是有限制的，尤其是在使用高速、大驱动能力的输出时。PlanAhead的SSN predictor tool可以提供分析每个pin噪声容限的工具。6.1 Pin Planning to Mitigate SSO Sensitivity将SSOs和敏感输入/输出隔离开，如离开一段距离。可能成为SSO的有，class-II版本的HSTL和SSTL，PCI，驱动能力8mA以上的LVCMOS和LVTTL等。输出管脚的分配应该分散，而不是集中。通过添加虚拟地管脚和虚拟VCCO管脚可以降低SSO

33、的影响。虚拟地管脚：创建一个输出管脚，驱动能力最大，由逻辑0驱动，连接到地。虚拟VCCO管脚：创建一个输出管脚，驱动能力最大，由逻辑1动，连接到VCCO。Parallel LVDS High-Speed DAC Interface参考xapp594-parallel-lvds-hs-dac-interface.pdf。1. Summary该应用描述了如何使用串化器（OSERDESE2）实现高速DAC和FPGA的互连。I/O标准使用LVDS。2. IntroductionDAC的分辨率通常有12、14和16位，其输入数据通常是交织（interleaved）的，所以与高速DAC的接口常需要两个ba

34、nk或更多（每个bank最多支持24对差分信号）。与DAC的接口配置为OSERDESE2，可接受8bit并行数据，工作在SDR或DDR模式。3. FPGA Resources7系列FPGA具有HP和HR bank。其中仅HP bank同时支持OSERDESE2和ODELAYE2，HR bank支持不带ODELAYE2的OSERDESE2。4. DAC LVDS Interface通常情况下，高速DAC输出一个时钟，提供给与之互连的器件使用。然后，该器件需要向DAC提供数据和同频时钟。提供给DAC的时钟和数据之间可以是沿对齐的或移相90度。DAC提供的时钟通过一个clock-capable I/

35、O (_CC_IO)连接到FPGA的MMCM。MMCM放置在I/O bank后的逻辑电路附近，并且可以控制相应的时钟区域（需要设置RLOC或LOC属性）。对于DAC同时需要时钟和数据的应用，接口基本设置如下。时钟的反馈在FPGA内部即可。对于DAC仅需要数据的应用，接口如下。4.1 Bit Clock from the DAC介绍了两种处理来自DAC的时钟的方法。第一种是不使用时钟管理电路，第二种使用MMCM。分别介绍了两种方法的具体配置过程，如输入输出管脚属性的设置、时钟反馈如何连接等。4.2 Bit Clock to the DAC介绍了产生源同步时钟的方法。时钟通过与数据同样的OSERD

36、ESE2电路生成，保证了两者之间时序性能的一致性，通过ODELAYE2实现与数据的相位偏移。在xapp594所述应用中，源同步时钟并不是通过MMCM产生一个同步或90度相移的时钟，因为该时钟在输出时经历的路径与数据不同，所以在端口处会有所变化。而如果OSERDESE2，则该路径与数据完全一致，然后通过ODELAYE2进行的调整就更有目的性。5. DATA6. OSERDESE2介绍了OSERDESE2的详细时序图和工作方式，并且使用了一种前置寄存器的方法防止OSERDESE2输出错误数据，即消除在复位后，OSERDESE2可能短暂输出无效数据的情况。插入前置寄存器的输出电路如下图。文中还详细介

37、绍了如何正确使用复位和使能信号。LVDS 4x Asynchronous Oversampling Using 7 Series FPGAs本应用案例介绍了通过7系列FPGA实现过采样的具体方法。本案例中，通过MMCME2_ADV、ISERDESE2、IODELAYE2、IBUFDS_DIFF_OUT实现4倍于1.25G的过采样。该过程主要有以下重点。l 通过IBUFDS_DIFF_OUT生成输入信号的两个拷贝，即复制。l 通过IODELAYE2将其中一路延时0，另一路延时45度。l 每一路使用ISERDESE2进行串并转换，ISERDESE2配置在OVERSAMPLING模式。通过上述过程可

38、以实现4倍于SERDES时钟的过采样，SERDES时钟的使用方式为DDR，如下图所示。下图中，DATA为0度移位的数据，DATA为45度移位的数据。CLK为0度移位时钟，通过DDR采样；CLK90为90度移位时钟，通过DDR采样。假设数据率为1.25Gb/s，则时钟频率为625MHz，等效采样速率为5Gb/s。XAPP523中，除了介绍上述过采样方法外，还非常详细的描述了如何实现数据恢复单元（data recovery unit-DRU），如何实现bit skip，以及时钟和数据的控制。DRU部分详细介绍了如何在并行数据中进行沿检测，找到相对于时钟的稳定数据，并通过状态机控制从过采样数据中找到

39、正确的数据。具备了上述功能后，XAPP523介绍的不仅仅是一种过采样方法，而是在通信中如何进行过采样，并从过采样数据中恢复正确数据的方法。同时该文档对使用MMCM、ISERDESE2、IODELAYE2、IBUFDS_DIFF_OUT非常有帮助，尤其是MMCM和ISERDESE2。7 Series FPGAs Memory Interface Solutions v2.0参考ug586_7Series_MIS.pdf。该文档介绍7系列FPGA存储器接口，包括DDR3、DDR2、QDRII+、RLDRAMII、LPDDR2等等。其他存储器很少使用，以下内容主要与DDR3相关，来源章节为：“DDR

40、3 and DDR2 SDRAM Memory Interface Solution”。1. Introduction7系列FPGA的存储器接口IP核是pre-engineered controller和physical layer（PHY）的组合，可用于连接DDR3、DDR2和用户设计，以及AMBA advanced extensible interface（AXI4） slave interfaces。AXI接口与Altera的Avalon接口类似。管脚分配可在掌握规则后自行分配，也可以让软件自动分配。在生成MIG核时，可以产生example，可使用与example同样的管脚分配。见“Cr

41、eating ISE Project Navigator Flow for MIG Example Design”。2. Features在PHY使用新的hardware blocks，如PHASER_IN、PHASER_OUT、PHY control block和I/O FIFO等。控制器和用户接口工作在存储器时钟频率的1/4。3. Getting Started with the CORE Generator Tool注意：该章节介绍如何通过CORE Generator Tool生成MIG核。此外MIG核可通过Vivado Design Suite生成。这两种生成方式的不同，可参考最后一个

42、章节。本章节详细介绍如何通过CORE Generator Tool生成MIG核，具体步骤不做记录，以下仅对个别需要关注的点进行记录。1) MIG核接口类型与Altera一样，其DDR3接口分为两种，一种是AXI4接口，一种是user interface（UI）。AXI4接口只支持verilog。2) Clock ratio与bus width如果应用层时钟频率是存储器物理时钟频率的1/2，则数据位宽为物理位宽的4倍；如果应用层时钟频率是存储器物理时钟频率的1/4，则数据位宽为物理位宽的8倍。3) VCCAUX_IO电压在高性能应用中，VCCAUX_IO必须设置为2.0V，低频应用中可设置为1.

43、8V。4) Dual rank存储器与最高工作频率对于dual rank存储器，FPGA所支持的频率必须降低一个存储器速度等级。比如1600的dual rank，FPGA所支持的最高频率为1333。同理，1066将为800。5) 内部VREF的选择VREF管脚可以用于正常的I/O。如果MIG核使用内部VREF，则DDR3数据率必须控制在800Mb/s以下。6) XADC与温度监控XADC Instantiation选项使能后，MIG将初始化FPGA上的XADC和一个temperature polling circuit用于温度监控。如果XADC在设计中已经使用，则该选项禁止。在这种情况下，需要

44、将设备温度进行周期采样，并送到存储器接口的device_temp_i总线。7) sys_clk系统时钟类似于Altera中的参考时钟。系统时钟源应为低抖动时钟源，单端、差分均可，且必须位于存储器接口的同一column。8) ref_clk参考时钟用于IDELAY控制，时钟频率为200MHz，可以由FPGA内部产生，也可以连接至一个外部源。单端、差分均可。9) MIG核文件说明最终生成MIG核包括3个文件夹，docs、example_design和user_design。其中example_design包括设计实例，其中rtl文件夹中包括实例，example_top.v/vhd中描述如何连接用户

45、设计和MIG核。在example_design/par中包括3个文件，example_top.ucf、create_ise.bat和ise_flow.bat。这些文件包括对工程的约束，可供参考。具体的描述可参考“Directory Structure and File Descriptions”章节。10) MIG核的约束检查l 接口必须分布在最多3个连续bank上。l 接口必须分布在同一列（column）。l 如果所选器件采用的是SSI（silicon interconnect technology）技术，则接口所在bank必须在同一SLR区域。l 同一DQS组的应在同一byte group

46、。l DQS分配至DQSCC I/O。l 只有使用内部VREF时，才可以使用VREF管脚。l 地址信号不能和数据相关信号混杂（除ddr3_reset_n外）。l 系统时钟必须分配到SR/MR CC I/O。l 如果系统时钟是单端的，必须检查所在bank的参考电压。l 参考时钟必须分配到SR/MR CC I/O。l 状态信号中，sys_rst必须分配在使用内部VREF的bank，或者分配在没有未使用VREF管脚的bankl 状态信号应该分配在非存储器bank。因为存储器使用的bank的I/O标准与存储器接口不兼容。状态信号的I/O标准是1.8V或以上的LVCMOS。l 状态信号可以分配在任意co

47、lumn，不过推荐分配在靠近存储器bank的地方。11) Quick Start Example Design章节该章节介绍如何使用example快速开始设计。下图是example的结构图，可以参考此图阅读example的源代码，学习如何使用DDR3的MIG核。12) Modifying the Example Design章节该MIG核的example可以通过Vivado debug logic core virtual I/O(VIO) 2.0进行实时控制。4. Getting Started with EDK通过EDK生成的MIG核比较适合嵌入式控制器的应用，因为该核仅提供AXI4从接口。5. Simulation Considerations给出仿真方法，同时给出仿真的限制和注意事项。只能进行行为级和功能级仿真。6. Core Architecture本章节介绍7系列FPGA存储器接口的MIG核的整体架构。整体架构如下。本章节中，对我的应用最有帮助的有如下内容：l User Interface：介绍用户接口信号。l Native Interface：仅作了解。l Clocking Architecture：详细介绍了时钟的应用，对于深入了解xilinx时钟系统和应用，更好的使