2022年2022年集成电路考点总结 .pdf

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1、填空1、 集成电路的加工过程主要是三种基本操作： 形成某种材料的薄膜；在薄膜材料上形成所需要的图形；通过掺杂改变材料的电阻率或杂质类型。2、 晶体管有源区、沟道区、漏区统称为有源区 ，有源区以外的统称场区 。3、 当 MOS 晶体管加有衬底偏压时，其阈值电压将发生变化，衬底偏压对阈值电压的影响叫衬偏效应 （或体效应） 。 P914、 MOS 存储器 分为随机存储器（RAM）只读存储器（ROM） 。MOS 管的 RAM 存储器分为动态随机存储器（DRAM） ，静态随机存储器（SRAM） 。5、 MOS 晶体管分为n 沟道 MOS 晶体管、p 沟道 MOS晶体管两类。6、 富 NMOS 电路与富

2、NMOS电路不能直接级联， 但可采取富 NMOS 与富 PMOS交替级联的方式（多米诺电路 ） 。7、 CMOS 集成电路 是利用NMOS 和 PMOS互补性改善电路性能的集成电路。在P 型衬底上用 n 阱工艺 制作 CMOS集成电路。8、 等比例缩小理论包含恒定电场等比例缩小理论（CE ） 、恒定电压等比例缩小理论（CV） 、准恒定电场等比例缩小理论（QCE ） 。名词解释1、短沟道效应 ：MOS 晶体管沟道越短，源漏区PN 结耗尽层电荷在总的沟道耗尽层电荷中占的比例越大，使实际由栅压控制的耗尽层电荷减少，造成阈值电压随沟道长度减小而下降。2、多米诺 CMOS电路：为避免预充 -求值动态电路

3、在预充期间的不真实输出影响下一级电路的逻辑操作， 富 NMOS与富 NMOS电路不能直接级联， 而是采用富NMOS 与富 PMOS交替级联的方式，或用静态反相器器隔离。3、MOS 晶体管阈值电压：沟道区源端半导体表面达到强反型所需要的栅压，假定源和衬底共同接地（对NMOS） 。4、亚阈值电流：在理想的电流-电压特性中，当GSTVV时，DI =0，而实际情况是当GSTVV时，MOS晶体管表面处于弱反型状态，此时DI很小但不为零， 此电流称为亚阈值电流。5、瞬态特性：当加在 MOS晶体管各端点的电压随时间变化时，会引起MOS 晶体管内部电荷相应变化，从而表现出电容特性。6、传输门阵列逻辑：用传输门

4、串、并联可以构成一个比较规则的电路形式，这种电路形式叫传输门阵列。7、集成电路的设计方法：基于 PLD （可编程逻辑器件）的设计方法，半定制设计方法，定制设计方法。名师资料总结 - - -精品资料欢迎下载 - - - - - - - - - - - - - - - - - - 名师精心整理 - - - - - - - 第 1 页，共 7 页 - - - - - - - - - 7.1、半定制版图设计：是基于母片的设计，已完成大部分的工艺加工步骤，设计者只需在母片的基础上根据设计要求进行定制即可。例如基于门阵列的半定制设计（分为基于有布线通道的门阵列和基于无布线通道的门阵列（门海） 。7.2、定

5、制设计方法：分为全定制设计方法，和基于单元的定制设计方法。7.3、全定制设计方法：全定制版图设计就是由版图设计师绘制每一个MOS管、每一条互连线的图形并使它符合版图设计规则要求的一种设计方法。7.4、基于单元的定制设计方法：整个芯片的设计是基于已预先设计好的电路模块(称之为单元 )，设计者只需要利用这些电路单元完成后续设计和验证即可。8、（补充） ESD保护：静电释放是MOS 集成电路设计中必须考虑的一个可靠性问题，静电释放对CMOS 集成电路的损伤不仅会引起MOS 器件栅击穿，还可能诱发电路内部的闩锁效应，防止ESD应力损伤的方法是在芯片的输入、输出端增加ESD保护电路。作用是： 一：提供

6、ESD电流释放通路。 二：电压钳位， 防止过大的电压加在MOS器件上。逻辑表达式画电路图1、 二输入与非门：2、 二输入或非门：名师资料总结 - - -精品资料欢迎下载 - - - - - - - - - - - - - - - - - - 名师精心整理 - - - - - - - 第 2 页，共 7 页 - - - - - - - - - 问答题1、 简述 CMOS逻辑电路功耗，并简述含义1.1、动态功耗Pd： 是电路在开关过程中对输出节点的负载电容充放电所消耗的功耗，也叫开关功耗。1.2、短路功耗Psc：在输入信号上升或下降过程中，在TNinDDTPVVV+V范围内将使 NMOS 管 PM

7、OS管都导通，出现从电源到地的直流导通电流，引起开关过程中的附加的短路功耗。1.3、静态功耗Ps：理想情况下， CMOS逻辑电路静态功耗为零，但由于泄漏电流的存在，使实际CMOS电路静态功耗不为零，泄漏电流导致静态功耗的出现。2、 画图并解释 N 阱 CMOS闩锁效应N 阱 CMOS剖面图寄生双极晶体管的等效电路发生闩锁效应后的I-V 特性名师资料总结 - - -精品资料欢迎下载 - - - - - - - - - - - - - - - - - - 名师精心整理 - - - - - - - 第 3 页，共 7 页 - - - - - - - - - 由于 N 阱 CMOS结构中的横向寄生NP

8、N 晶体管和纵向寄生PNP 晶体管形成正反馈电路结构，在特定的外部条件下，将发生N 阱 CMOS 电路电源和地线之间的低电阻状态，即发生闩锁效应。 （或者写书P27 上的）3、 说明 CMOS反相器输入上升时间、下降时间定义3.1、上升时间（ tr） ：输出从 0.1DDV上升到 0.9DDV所需要的时间。3.2、下降时间（ tf） ：输出从 0.9DDV下降到 0.1DDV所需要的时间。4、 简述 CMOS逻辑电路传输延迟时间定义、4.1、输入延迟时间：从输入信号上升边的50%到输出信号下降边的50%所经历的延迟时间。4.2、输出延迟时间：从输入信号下降边的50%到输出信号上升边的50%所经

9、历的延迟时间。5、 体效应（衬偏效应）如何影响逻辑晶体管阈值电压5.1在电路工作时， 加较大负BSV，使源区 -沟道 -漏区相对衬底之间的PN 结反偏， 从而使耗尽层电荷增加，因而表面达到强反型所需要的栅电压也增大，也就是使阈值电压增大。（P91）5.2相反，器件截止时，加小的正向衬底偏压，使阈值电压减小。6、 CMOS反相器最大噪声容限 （NLV输入低电平噪声容限；NHV输入高电平噪声容限）6.1、由极限输出电平定义的噪声容限（p219）NLoffoffNHDDonV=V-0=VV=V-V名师资料总结 - - -精品资料欢迎下载 - - - - - - - - - - - - - - - -

10、 - - 名师精心整理 - - - - - - - 第 4 页，共 7 页 - - - - - - - - - 6.2、由单位增益点定义的噪声容限NLC1C1NHDDC2V=V-0=VV=V-V6.3、由反相器逻辑阈值定义的最大噪声容限NLMititNHMDDitV=V -0=VV=V-V如果当CMOS 反相器采用对称设计时，itDD1V =V2NLMNHMDD1V=V=V2（主要在 p219p221 ）其他1、 CMOS版图设计规则：为了保证制作的集成电路合格并保证一定的成品率，不仅要严格控制各种工艺参数，而且要有设计正确合理的版图，在设计版图时必须严格遵守的某些限制，称为版图设计规则。2、

11、 试说明 MOS 晶体管的亚阈值电流。答: 在FSF2范围内， MOS 晶体管处于表面弱反型状态，这个区域叫做亚阈值区。由于亚阈值区沟道中存在反型载流子，因而电流不为零。3、 可恢复逻辑电路：当输入逻辑电平偏离理想电平时，能使偏离理想电平的信号经过几级电路逐渐收敛到理想工作点，最终达到合格的逻辑电平的电路。4、 为什么说CMOS反相器是可恢复逻辑电路：CMOS反相器具有可恢复逻辑性是因为CMOS反相器的电压传输特性曲线共有这样的特点:在稳定的输出高电平或输出低电平区，电路的增益很小， 而在逻辑状态转变区电路的增益很大。名师资料总结 - - -精品资料欢迎下载 - - - - - - - - -

12、 - - - - - - - - - 名师精心整理 - - - - - - - 第 5 页，共 7 页 - - - - - - - - - 5、 如图还 应 考虑 到 串 联 支 路的 中 间 节 点 电容 的 影响.(p241)中间节点电容来源于串联MOS 管之间的源、 漏区电容。对于下拉(N)串联支路，为了避免中间节点电容对下降时间的影响，应使晚来的信号接到最靠近输出节点的MOS 管上。这样先来的信号使下面(靠近 Gnd )的 MOS 管导通，先对中间节点放电。这样有利于提高电路的响应速度。6、 画出实现逻辑功能的电路(动态特性 )书上 P2647、 电荷分享 (书上 p266)8、 预充

13、求值电路9、 CMOS传输门（ CPL/DPL ）看书10、电路最高工作频率1f=2max tr,tf（）（书上 p228）11、传输延迟时间（书上p225）电路的平均传输延迟时间：pHLpLHpt+tt =2、如果测出环形振荡器的工作频率为f，则每级 CMOS反相器的延迟时间为：p1t =2nf其中 n 是反相器的级数，其为奇数时才会发生振荡。补充：1、 自对准工艺：利用多晶硅耐高温、可做离子注入掩蔽物的特性，先制作多晶硅栅，然后以多晶硅栅极做掩蔽物进行离子注入，在栅极两侧形成源、漏区，实现栅-源-漏自对准工艺。2、 温伯格布线策略：在全定制版图设计方法中，输入和输出信号与电源线/地线平行，

14、与构成MOS管的扩散区垂直的一种布线策略。3、 尤拉路径：在路径图中，能达到图中所有节点并且每条边都只访问一次的路径，称为尤拉路径。名师资料总结 - - -精品资料欢迎下载 - - - - - - - - - - - - - - - - - - 名师精心整理 - - - - - - - 第 6 页，共 7 页 - - - - - - - - - 4、 小尺寸 MOS 晶体管的五个二级效应：短沟道效应，饱和区沟道长度调制特性，窄沟道效应，迁移率退化和速度饱和效应，热电子效应。5、 请简述集成电路设计过程中的六个抽象级别和每个级别的表现形式：1.系统级，自然语言描述。2.行为级，可执行程序。3.R

15、TL 级，时序状态机。4.逻辑级，逻辑门。5.电路级，晶体管。6.版图级，多边形。6、 CMOS反相器直流电压传输特性：（ 1）0inTNVVNMOS管截止区，PMOS管线性区。（ 2）TNinoutTPVVVVNMOS管饱和区，PMOS管线性区。（ 3）outTPinoutTNVVVVVNMOS管饱和区，PMOS管饱和区。（ 4）outTNinDDTPVVVVVNMOS管线性区，PMOS管饱和区。（ 5）DDTPinDDVVVVNMOS 管线性区， PMOS管截止区。名师资料总结 - - -精品资料欢迎下载 - - - - - - - - - - - - - - - - - - 名师精心整理 - - - - - - - 第 7 页，共 7 页 - - - - - - - - -