可编程逻辑器件ppt课件.ppt

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1、2022-7-261第八章第八章 可编程逻辑器件可编程逻辑器件 8.3 8.3 可编程阵列逻辑可编程阵列逻辑(PAL)(PAL)8.4 8.4 通用阵列逻辑通用阵列逻辑(GAL)(GAL)8.5 8.5 高密度高密度PLD8.7 8.7 现场可编程门阵列（现场可编程门阵列（FPGA）8.1 8.1 概述概述8.2 8.2 现场可编程逻辑阵列现场可编程逻辑阵列(FPLA)(FPLA)2022-7-2628.1 概述概述目前集成电路分为目前集成电路分为通用型通用型和和专用型专用型两大类。两大类。通用集成电路通用集成电路：如前面讲过的：如前面讲过的SSI，MSI，CPU等。特点：等。特点：1. 可实

2、现预定制的逻辑功能，但功能相对简单；可实现预定制的逻辑功能，但功能相对简单；2. 构成复杂系统时，功耗大、可靠性差，灵活性差。构成复杂系统时，功耗大、可靠性差，灵活性差。专用型集成电路专用型集成电路（ASIC）分为定制型和半定制型。）分为定制型和半定制型。（一）定制型：由用户提出功能，交工厂生产。其特点是（一）定制型：由用户提出功能，交工厂生产。其特点是1. 体积小、功耗低、可靠性高体积小、功耗低、可靠性高,2. 批量小时成本高，设计制造周期长。批量小时成本高，设计制造周期长。3. 用户不可编程。用户不可编程。一、数字集成电路按逻辑功能分类一、数字集成电路按逻辑功能分类2022-7-263（二

3、）半定制型：是厂家作为通用产品生产，而逻辑功能（二）半定制型：是厂家作为通用产品生产，而逻辑功能由用户自行编程设计的由用户自行编程设计的ASIC芯片芯片,如可编程逻辑器件如可编程逻辑器件（PLD）。其特点是：）。其特点是：1. 用户可编程，可加密，因此使用方便；用户可编程，可加密，因此使用方便；2. 组成的系统体积小，功耗低，可靠性高，集成度高；组成的系统体积小，功耗低，可靠性高，集成度高；3. 适合批量生产。适合批量生产。二、电子设计自动化（二、电子设计自动化（EDAElectronic Design Automation）简介简介1. PLD是实现电子设计自动化的硬件基础；是实现电子设计自

4、动化的硬件基础； 2022-7-264基于芯片的设计方法基于芯片的设计方法可编程器件可编程器件芯芯 片片 设设 计计电路板的设计电路板的设计电电 子子 系系 统统传统电子系统设计方法传统电子系统设计方法固定功能元件固定功能元件电路板的设计电路板的设计电电 子子 系系 统统EDA是是“基于芯片的设计方法基于芯片的设计方法”：传统的数字系统设计方法是传统的数字系统设计方法是“固定功能集成块固定功能集成块+连连线线”，见图。，见图。当然，仅有硬件还不够，还要有当然，仅有硬件还不够，还要有EDA软件。本章只介绍硬件。软件。本章只介绍硬件。2022-7-2652.2.基于基于PLDPLD设计流程设计流程

5、 基于可编程逻辑器件设计分为三个步骤：设计输入、设计基于可编程逻辑器件设计分为三个步骤：设计输入、设计实现、编程。其设计流程如下图。实现、编程。其设计流程如下图。器器 件件 编编 程程功能仿真功能仿真设计输入设计输入 原理图原理图 硬件描述语言硬件描述语言设计实现设计实现 优化优化 合并、映射合并、映射 布局、布线布局、布线器件测试器件测试时时序序仿仿真真设计实现：设计实现：生成下载所需的各种文件。生成下载所需的各种文件。器件编程：器件编程：即即“下载下载”和和“配置配置”，即将编程数据放到具体，即将编程数据放到具体的可编程器件中。的可编程器件中。2022-7-2663.用用PLD设计数字系统

6、的特点设计数字系统的特点采用采用PLD设计数字系统和中小规模相比具有如下特点：设计数字系统和中小规模相比具有如下特点： （1） 减小系统体积：减小系统体积：单片单片PLD有很高的密度，可容纳中有很高的密度，可容纳中小规模集成电路的几片到十几片。（低密度小规模集成电路的几片到十几片。（低密度PLD小于小于700门门/片，片，高密度高密度PLD每片达数万门，最高达每片达数万门，最高达25万门）。万门）。 （2） 增强逻辑设计的灵活性：增强逻辑设计的灵活性：使用使用PLD器件设计的系统，器件设计的系统，可以不受标准系列器件在逻辑功能上的限制；用户可随时修可以不受标准系列器件在逻辑功能上的限制；用户可

7、随时修改。改。 （3）缩短设计周期：缩短设计周期：由于可完全由用户编程，用由于可完全由用户编程，用PLD设设计一个系统所需时间比传统方式大为缩短；计一个系统所需时间比传统方式大为缩短； （4）用）用PLD与或两级结构实现任何逻辑功能，比用中小与或两级结构实现任何逻辑功能，比用中小规模器件所需的逻辑级数少。这不仅简化了系统设计，而且规模器件所需的逻辑级数少。这不仅简化了系统设计，而且减少了级间延迟，提高了系统的处理速度；减少了级间延迟，提高了系统的处理速度；2022-7-267 （7）系统具有加密功能：系统具有加密功能：多数多数PLD器件，如器件，如GAL或高密度或高密度可编程逻辑器件，本身具有

8、加密功能。设计者在设计时选中加可编程逻辑器件，本身具有加密功能。设计者在设计时选中加密项，可编程逻辑器件就被加密。器件的逻辑功能无法被读出，密项，可编程逻辑器件就被加密。器件的逻辑功能无法被读出，有效地防止电路被抄袭。有效地防止电路被抄袭。 （5）由于）由于PLD集成度高，测试与装配的量大大减少。集成度高，测试与装配的量大大减少。PLD可可多次编程，这就使多次改变逻辑设计简单易行，从而有效地降低多次编程，这就使多次改变逻辑设计简单易行，从而有效地降低了成本；了成本； （6）提高系统的可靠性：提高系统的可靠性：用用PLD器件设计的系统减少了芯片器件设计的系统减少了芯片数量和印制板面积，减少相互间

9、的连线，增加了平均寿命数量和印制板面积，减少相互间的连线，增加了平均寿命, 提高提高抗干扰能力，从而增加了系统的可靠性；抗干扰能力，从而增加了系统的可靠性；2022-7-268PLD是是70年代发展起来的新型逻辑器件，相继出现了年代发展起来的新型逻辑器件，相继出现了PROM、FPLA、PAL、GAL、EPLD 和和 FPGA及及iSP 等。前等。前四种属于低密度四种属于低密度PLD，后三种属高密度，后三种属高密度PLD。1.PLD1.PLD的基本结构的基本结构与门与门阵列阵列或门或门阵列阵列乘积项乘积项和项和项输入输入电路电路输入信号输入信号互补互补输入输入输出输出电路电路输出函数输出函数反馈

10、输入信号反馈输入信号它们组成结构基本相似：它们组成结构基本相似：三、三、PLD概述概述2022-7-269A B C DF2F2=B+C+DA B C DF12.PLD2.PLD的逻辑符号表示方法的逻辑符号表示方法1） 输入缓冲器表示方法输入缓冲器表示方法AAA2） 与门和或门的表示方法与门和或门的表示方法F1=ABC2022-7-2610下图列出了连接的三种特殊情况下图列出了连接的三种特殊情况: 输入全编程，输出为输入全编程，输出为0。 也可简单地在对应的与门中画叉，因此也可简单地在对应的与门中画叉，因此E=D=0。 乘积项与任何输入信号都没有接通，相当与门乘积项与任何输入信号都没有接通，相

11、当与门输出输出为为1。2022-7-2611PLDPLD中用的逻辑图符号中用的逻辑图符号2022-7-2612 下图给出最简单的下图给出最简单的PROM电路图，右图是左图的简化形式。电路图，右图是左图的简化形式。实现的函数为：实现的函数为：BABAF1BABAF2BAF32022-7-26133.PLD3.PLD的结构类型的结构类型（1）与固定、或编程：）与固定、或编程：PROM（2）与或全编程：）与或全编程：FPLA（3）与编程、或固定：）与编程、或固定：PAL、GAL、EPLD、FPGA1） 与固定、或编程：（与固定、或编程：（PROM）PLD基本结构大致相同，根据与或阵列是否可编程分为三

12、类：基本结构大致相同，根据与或阵列是否可编程分为三类：ABCBCA0 0 00 0 10 1 01 1 12022-7-26142） 与、或全编程：与、或全编程： 代表器件是代表器件是FPLA（Field Programmable Logic Array）3）与编程、或固定：）与编程、或固定： 代表器件代表器件PAL（Programmable Array Logic） 和和GAL（Generic Array Logic） 、EPLD、FPGA （Field Programmable Gate Array ）。）。 在这种结构中，与阵列可编程，或阵列中每个或在这种结构中，与阵列可编程，或阵列中每

13、个或门所连接的乘积项是固定的，见下页图。其中门所连接的乘积项是固定的，见下页图。其中EPLD和和FPGA的结构还要复杂得多，我们将在后面介绍。的结构还要复杂得多，我们将在后面介绍。2022-7-2615 每个交叉每个交叉点都可编程。点都可编程。O1 O1为两个为两个乘积项之和。乘积项之和。与阵列可编程，或阵列不可编程的与阵列可编程，或阵列不可编程的PLD。2022-7-26164.PLD4.PLD的分类（按集成度分类）的分类（按集成度分类）可编程逻辑器件可编程逻辑器件PLD LDPLD （低密度（低密度 PLD）HDPLD （高密度（高密度PLD）EPLDFPGAiSPPROMFPLAPALG

14、AL2022-7-2617组合电路和时序电路结构的通用形式组合电路和时序电路结构的通用形式A0An-1W0W(2n-1)D0Dm8.2 8.2 现场可编程逻辑阵列（现场可编程逻辑阵列（FPLAFPLA）2022-7-2618组合电路和时序电路结构的通用形式组合电路和时序电路结构的通用形式可可编编程程的的“或或”阵阵列列可可编编程程的的“与与”阵阵列列 2022-7-26198.3 8.3 可编程阵列逻辑器件（可编程阵列逻辑器件（PALPAL）8.3.1 PAL的基本结构的基本结构 PAL是由可编程的与阵列、固定的或阵列和是由可编程的与阵列、固定的或阵列和输出电路三部分组成。有些输出电路三部分组

15、成。有些PAL器件中，输出电器件中，输出电路包含触发器和从路包含触发器和从 触发器输出端到与阵列的反馈触发器输出端到与阵列的反馈线，便于实现时序逻辑电路。同一型号的线，便于实现时序逻辑电路。同一型号的PAL器器件的输入、输出端个数固定。件的输入、输出端个数固定。含一个可编程的与阵列逻辑和一个固定的或阵列含一个可编程的与阵列逻辑和一个固定的或阵列逻辑逻辑2022-7-2620W0 W1 W2 W3A0A1+Y0Y1Y2Y3PAL 与阵列可编程、或阵列固定与阵列可编程、或阵列固定FPLA 与、或阵列均可编程与、或阵列均可编程W0 W1 W2 W3A0A1+Y0Y1Y2Y32022-7-26211.

16、 专用输出结构专用输出结构II8.3.2 PAL的几种输出电路结构和反馈形式的几种输出电路结构和反馈形式 这种结构的输出端这种结构的输出端只能作输出用只能作输出用，不能作输入用。因电路中不含触，不能作输入用。因电路中不含触发器，所以发器，所以只能实现组合逻辑电路只能实现组合逻辑电路。输出端可以是或门、或非门，或者互。输出端可以是或门、或非门，或者互补输出结构。补输出结构。 目前常用的产品有目前常用的产品有 PAL10PAL10H H8(108(10输入，输入，8 8输出，输出，高电平输出有效高电平输出有效) )、PAL10PAL10L L8 8、 PAL16PAL16C C1(161(16输入

17、，输入，1 1输出，输出，互补型输出互补型输出) )等。等。2022-7-2622用途：产生组合逻辑电路用途：产生组合逻辑电路1. 专用输出结构专用输出结构2022-7-2623 B A “或”阵列 （固定） S C “与”阵列 (可编程) C BCACABCABCCABBCACBAS全加器2022-7-26242. 可编程可编程I/O输出结构输出结构用途：组合逻辑电路，用途：组合逻辑电路，有三态控制可实现总线连接有三态控制可实现总线连接可将输出作输入用可将输出作输入用2022-7-2625 这种结构的或门输出经过三态输出缓冲器，这种结构的或门输出经过三态输出缓冲器，可可直接送往输出直接送往输

18、出，也可再经互补输出的缓冲器，也可再经互补输出的缓冲器反反馈馈到与阵列输入。即它到与阵列输入。即它既可作为输出用，也可作既可作为输出用，也可作为输入用为输入用。用于。用于实现复杂的组合逻辑电路实现复杂的组合逻辑电路。目前常用的产品有目前常用的产品有 PAL16L8PAL16L8、PAL20L10PAL20L10等。等。 在有些可编程在有些可编程I/OI/O结构的结构的PALPAL器件中，在与或器件中，在与或逻辑阵列的输出和三态缓冲器之间还设置有可编逻辑阵列的输出和三态缓冲器之间还设置有可编程的异或门。通过对异或门一个可编程输入端的程的异或门。通过对异或门一个可编程输入端的编程可以控制输出的极性

19、。编程可以控制输出的极性。2022-7-26263. 寄存器型输出结构：寄存器型输出结构：也称作时序结构，如下图所示。也称作时序结构，如下图所示。用途：产生时序逻辑电路用途：产生时序逻辑电路2022-7-26274. 带异或门的寄存器型输出结构：带异或门的寄存器型输出结构：目前常用的产品有目前常用的产品有 PAL20PAL20X X4 4、PAL20PAL20X X8(8(X X表示异或输出型表示异或输出型) )等。等。时序逻辑电路时序逻辑电路还可便于对还可便于对“与与- -或或”输出求反输出求反2022-7-26285. 运算选通反馈输出结构：运算选通反馈输出结构：时序逻辑电路时序逻辑电路可

20、产生可产生A、B的十六种算术、逻辑运算的十六种算术、逻辑运算2022-7-2629 PAL器件产品型号说明器件产品型号说明(1) (1) 生产厂家对生产厂家对PALPAL器件的命名，前面一般还有厂家的标器件的命名，前面一般还有厂家的标志；志；(2) (2) 代表制造工艺：空白代表代表制造工艺：空白代表TTLTTL，C C代表代表CMOS;CMOS;(3) (3) 代表代表PALPAL器件的最大阵列输入数；器件的最大阵列输入数；(4) (4) 代表输出电路类型（见另页）。代表输出电路类型（见另页）。(5) (5) 代表最大的组合输出端数目或最大的寄存器数目。代表最大的组合输出端数目或最大的寄存器

21、数目。(6) (6) 表示器件功耗级别、速度等级，封装形式等信息。表示器件功耗级别、速度等级，封装形式等信息。2022-7-2630表表1 PAL器器件件的的输输出出电电路路类类型型代代号号意意 义义例例 子子H高高电电平平输输出出 (Active-High Output)PAL10H8L低低电电平平输输出出 (Active-Low Output)PAL16L8P输输出出极极性性可可编编程程 (Programmable Output Polarity)PAL16P8C互互补补式式输输出出 (Complementary Output)PAL16C1X带带异异或或门门输输出出 (Exclusive

22、-OR Gate)PAL20 10R带带寄寄存存器器输输出出 (Registered Output)PAL16R8RP输输出出极极性性可可编编程程且且带带寄寄存存器器的的输输出出(Registered with Programmable Proarity)PAL16RP8RA带带有有非非同同步步的的寄寄存存器器输输出出 (Registered Asynchronous)PAL16RA82022-7-26318.3.3 PAL的应用举例的应用举例【例【例8.3.1】 用用PAL器件设计一个数值判别电路。要器件设计一个数值判别电路。要求判断求判断4位二进制数位二进制数DCBA的大小属于的大小属于0

23、5、610、1115三个区间的哪一个之内。三个区间的哪一个之内。解：设设Y0=1 表示表示DCBA的数值在的数值在 0-5之间；之间；设设Y1=1 表示表示DCBA的数值在的数值在 6-10之间；之间；设设Y2=1 表示表示DCBA的数值在的数值在 11-15之间；之间；则可列真值表如下：则可列真值表如下：2022-7-2632输输 入入输输 出出DCBAY0 Y1 Y20000 1 0 00001 1 0 00010 1 0 00011 1 0 00100 1 0 00101 1 0 00110 0 1 001110 1 0输输 入入输输 出出DCBA Y0 Y1 Y210000 1 010

24、010 1 010100 1 010110 0 111000 0 111010 0 111100 0 111110 0 1写出表达式：写出表达式：)5 , 4 , 3 , 2 , 1 , 0(0Y)10, 9 , 8 , 7 , 6(1Y)15,14,13,12,11(2Y2022-7-2633卡诺图化简：卡诺图化简： 这是一组具有四输入变量，三输出端的组合逻辑函数。这是一组具有四输入变量，三输出端的组合逻辑函数。用用PAL器件实现，应选四个以上输入端，三个以上输出端的器件实现，应选四个以上输入端，三个以上输出端的器件，且至少有一个输出含有三个以上的乘积项。所以可选器件，且至少有一个输出含有三

25、个以上的乘积项。所以可选择择PAL14H4。然后按表达式进行编程即可。然后按表达式进行编程即可。图见图见8.3.10 10 11 01 00 BA 00 01 11 10 DC L 10 11 01 00 BA 00 01 11 10 DC L 10 11 01 00 BA 00 01 11 10 DC L Y0Y1Y21 1 1 1 1 111 1 1 11 11 110BDCDY1ADCBDCCBDYDBADCY22022-7-2634 采用采用E2CMOS工艺和灵活的输出结构，有电擦除、可工艺和灵活的输出结构，有电擦除、可反复编程的特性。反复编程的特性。 与与PAL相比，相比，GAL的输

26、出结构配置了可以任意组态的的输出结构配置了可以任意组态的输输出逻辑出逻辑宏单元宏单元OLMC（Output Logic Macro Cell）。因此，）。因此，同一型号的同一型号的GAL器件可满足多种不同的需要。器件可满足多种不同的需要。一、电路结构形式一、电路结构形式可编程可编程“与与”阵列阵列 + + 固定固定“或或”阵列阵列 + + 可编程输出电路可编程输出电路OLMCOLMC8.4 通用阵列逻辑（通用阵列逻辑（GAL）2022-7-2635GAL和和PAL在结构上的区别见下图：在结构上的区别见下图：2022-7-26362OLMC（19）CK1983OLMC（18）18164OLMC（

27、17）17245OLMC（16）16326OLMC（15）15407OLMC（14）14488OLMC（13）13569OLMC（12）126311OE1008162431(a)GAL16V81234567892019181716151413121110GNDUCC(b)图9-29(a) 逻辑图；逻辑图； (b) 引脚图引脚图 GAL16V8逻辑图及引脚图逻辑图及引脚图2022-7-2637二二 、GAL输出逻辑宏单元输出逻辑宏单元OLMC的组成的组成 输出逻辑宏单元输出逻辑宏单元OLMC 由或门、异或门、由或门、异或门、D触发器、多路选触发器、多路选择器择器MUX、时钟控制、使能控制和编程元

28、件等组成，如下图：、时钟控制、使能控制和编程元件等组成，如下图：2022-7-26381个或门个或门1个异或门个异或门1个个D触发器触发器功能：将与阵列的乘积项进行逻辑功能：将与阵列的乘积项进行逻辑或，然后送到异或门或，然后送到异或门A与极性控制信号与极性控制信号XOR(n)异或。当异或。当XOR（n）=1时，异或门对时，异或门对A反；反；XOR（n）=0时，异或时，异或门输出为门输出为A。如。如XOR（16）=1，表示第，表示第16号号引脚输出信号的极性是高有效。引脚输出信号的极性是高有效。存储异或门的输出信息。只要有一个存储异或门的输出信息。只要有一个OLMC设设置成寄存器输出组态，则置成

29、寄存器输出组态，则1号脚就是号脚就是CP时钟信时钟信号。号。2022-7-26394个多路开关个多路开关结构控制字结构控制字结构控制字结构控制字产生对多路开关的地址控制信号产生对多路开关的地址控制信号2022-7-2640乘积项选择乘积项选择器器(2选选1)输出选择输出选择器器(2选选1)三态选择三态选择器器(4选选1)反馈选择反馈选择器器(4选选1)2022-7-2641三三 、输出逻辑宏单元、输出逻辑宏单元OLMC组态组态 输出逻辑宏单元由对输出逻辑宏单元由对AC1(n) 和和AC0进行编程决定进行编程决定PTMUX、TSMUX、OMUX和和FMUX的输出，共有的输出，共有5种基本组态：种

30、基本组态： 专用输入组态、专用输出组态、复合输入专用输入组态、专用输出组态、复合输入/输出组态、寄输出组态、寄存器组态和寄存器组合存器组态和寄存器组合I/O组态。组态。8个宏单元可以处于相同的个宏单元可以处于相同的组态，或者有选择地处于不同组态。组态，或者有选择地处于不同组态。(1) 专用输入组态专用输入组态 ：如下图所示：如下图所示：此时此时AC1(n)1，AC00，使使TSMUX输出为输出为0，三态，三态输出缓冲器的输出呈现高输出缓冲器的输出呈现高电阻，本单元输出功能被电阻，本单元输出功能被禁止。禁止。I/O可以作为输入端，提供可以作为输入端，提供给相邻的逻辑宏单元。给相邻的逻辑宏单元。本

31、级输入信号却来自另一本级输入信号却来自另一相邻宏单元。相邻宏单元。2022-7-2642(2) 专用组合输出组态【专用组合输出组态【AC0=0，AC1(n)0】：如下图所示：】：如下图所示：FMUX选择接地选择接地,本单元和相本单元和相邻单元的反馈信号均被阻断邻单元的反馈信号均被阻断PTMUX选择选择1，第，第一与项送入或门一与项送入或门OMUX选选择择0，跨过，跨过DFFTSMUX选择选择VCC2022-7-2643FMUX选中选中DFF的的Q端端(3) 寄存器组态：当寄存器组态：当AC1(n)0，AC01时，如下图所示。时，如下图所示。CLK、OE作为时作为时钟和输出缓冲器钟和输出缓冲器的

32、使能信号，是的使能信号，是器件的公共端器件的公共端（TSMUX选中选中OE端）端）OMUX选中选中1端，端，DFF的的Q端输出端输出2022-7-2644（4）反馈组合输出组态：）反馈组合输出组态：AC0=AC1(n)=1,且且SYN=12.输出信号反输出信号反馈到与阵列。馈到与阵列。（5）时序电路中的组合输出）时序电路中的组合输出AC0=AC1(n)，且，且SYN=0 这时其他这时其他OLMC中至少有一个工作在寄存器组态，而该中至少有一个工作在寄存器组态，而该OLMC作为组合电路使用。作为组合电路使用。与（与（4）不同在于）不同在于CLK和和OE端作为公共信号使用。端作为公共信号使用。和专用

33、输出和专用输出组态比，有组态比，有两点不同：两点不同：1.三态门使能端三态门使能端接第一与项；接第一与项；GAL的输入，输出电路和特性留给同学自学。的输入，输出电路和特性留给同学自学。2022-7-2645（一）优点：（一）优点： GAL是继是继PAL之后具有较高性能的之后具有较高性能的PLD，和，和PAL相比，具有以下优点：相比，具有以下优点：(1) 有较高的通用性和灵活性有较高的通用性和灵活性：它的每个逻辑宏单元可以根据它的每个逻辑宏单元可以根据需要任意组态，既可实现组合电路，又可实现时序电路。需要任意组态，既可实现组合电路，又可实现时序电路。(2) 利用率高：利用率高：GAL采用电可擦除

34、采用电可擦除CMOS技术，可以用电压技术，可以用电压信号擦除并可重新编程。因此，可反复使用。信号擦除并可重新编程。因此，可反复使用。(3) 高性能的高性能的E E2 2COMSCOMS工艺：工艺：使使GAL的高速度、低功耗，编程的高速度、低功耗，编程数据可保存数据可保存20年以上。年以上。四、四、GAL的特点的特点2022-7-2646（二）（二）GAL器件的缺点器件的缺点(1)时钟必须共用；时钟必须共用；(2)或的乘积项最多只有或的乘积项最多只有8个；个；(3)GAL器件的规模小器件的规模小,达不到在单片内集成一个数字系统的达不到在单片内集成一个数字系统的要求；要求；(4)尽管尽管GAL器件

35、有加密的功能，但随着解密技术的发展，器件有加密的功能，但随着解密技术的发展，对于这种阵列规模小的可编程逻辑器件解密已不是难题。对于这种阵列规模小的可编程逻辑器件解密已不是难题。 EPLD、FPGA等高密度可编程逻辑器件出现后，上述缺等高密度可编程逻辑器件出现后，上述缺点都得到克服。点都得到克服。2022-7-26471. EPLD（Erasable Programmable Logic Device）。分）。分为两类：一类是紫外线可擦除的为两类：一类是紫外线可擦除的EPLD（采用（采用UVEPROM工艺），另一类是电可擦除工艺），另一类是电可擦除EPLD（采用（采用E2PROM工艺）。工艺）。

36、2. EPLD采用采用COMS工艺，属高密度可编程逻辑器件工艺，属高密度可编程逻辑器件HDPLD（集成度大于（集成度大于1000门门/片），芯片规模已达上万等片），芯片规模已达上万等效逻辑门。可以实现功能相当复杂的数字系统。效逻辑门。可以实现功能相当复杂的数字系统。3. 速度高速度高(2ns)、功耗低（电流在数十毫安以下），抗干、功耗低（电流在数十毫安以下），抗干扰能力强。扰能力强。一、一、EPLD的特点的特点8.5 可擦除可编程程逻辑器件可擦除可编程程逻辑器件（EPLD）2022-7-2648vEPLDEPLD的结构特点的结构特点相当于相当于“与与- -或或”阵列（阵列（PALPAL）+ O

37、LMC+ OLMCv采用采用EPROMEPROM工艺工艺集成度提高集成度提高 2022-7-26494. 具有在系统编程能力，不用编程器，使用方便，可靠性高。具有在系统编程能力，不用编程器，使用方便，可靠性高。5. 与与GAL相比，从结构上增加了：相比，从结构上增加了：异步时钟、异步清除功能。可实现异步时序电路。异步时钟、异步清除功能。可实现异步时序电路。乘积项共享功能乘积项共享功能,每个宏单元可多达每个宏单元可多达32个乘积项，个乘积项，输出级多种使能控制，而且三态输出使能控制比输出级多种使能控制，而且三态输出使能控制比GAL要丰富。要丰富。2022-7-2650 EPLD EPLD采用采用

38、EPROMEPROM工艺。与工艺。与GALGAL相比，大量增加了相比，大量增加了OLMCOLMC的数目，并且增加了对的数目，并且增加了对OLMCOLMC中寄存器的异步复中寄存器的异步复位和异步置位功能，因此其位和异步置位功能，因此其OLMCOLMC使用更灵活。缺点使用更灵活。缺点内部互连性较差。内部互连性较差。 CPLD CPLD采用采用E E2 2PROMPROM工艺。与工艺。与EPLDEPLD相比，增加了内部相比，增加了内部连线，对逻辑宏单元和连线，对逻辑宏单元和I/OI/O单元均作了重大改进。单元均作了重大改进。2022-7-2651CPLD的宏单元在内部，称为的宏单元在内部，称为内部逻

39、辑宏单元内部逻辑宏单元， EPLD与与GAL相似，其逻辑宏单元和相似，其逻辑宏单元和I/O做在一起，做在一起， 因此称为因此称为输出逻辑宏单元输出逻辑宏单元。8.6 复杂可编程逻辑器件（复杂可编程逻辑器件（CPLD）1、基于半导体物理结构，所以断电后编程信息能保存。、基于半导体物理结构，所以断电后编程信息能保存。2、编程升压电路集成在、编程升压电路集成在PLD内部，所以器件可以在目内部，所以器件可以在目标系统上编程（标系统上编程（ISP），不需要编程器。），不需要编程器。3、信号的传输延时可预测，可控制。、信号的传输延时可预测，可控制。2022-7-26528.7 现场可编程门阵列现场可编程门

40、阵列FPGA1. 1. 基本结构基本结构1) IOB2) CLB3)互连资源互连资源2022-7-26531)IOB可以设置为输入可以设置为输入/ /输出；输出；输入时可设置为：同步（经触发器）输入时可设置为：同步（经触发器） 异步（不经触发器）异步（不经触发器）2022-7-26542. CLB本身包含了组合电路和触发器，可构成小的时序电路本身包含了组合电路和触发器，可构成小的时序电路将许多将许多CLB组合起来，可形成大系统组合起来，可形成大系统2) CLB2022-7-26553) 互连资源互连资源2022-7-26562. 2. 编程数据的装载编程数据的装载1. 数据可先放在数据可先放在

41、EPROM或或PC机中机中2. 通电后，自行启动通电后，自行启动FPGA内部的一内部的一个时序控制逻辑电路，将在个时序控制逻辑电路，将在EPROM中存放的数据读入中存放的数据读入FPGA的的SRAM中中3. “装载装载”结束后，进入编程设定的结束后，进入编程设定的工作状态工作状态！每次停电后，！每次停电后，SRAM中数据消失中数据消失下次工作仍需重新装载下次工作仍需重新装载2022-7-2657（一）（一）SRAMSRAM结构：可以无限次编程，结构：可以无限次编程，但它属于易失性元但它属于易失性元件，掉电后芯片内信息丢失；通电之后，要为件，掉电后芯片内信息丢失；通电之后，要为FPGAFPGA重

42、新重新配置逻辑，配置逻辑，FPGAFPGA配置方式有七种，请自行参考有关文献。配置方式有七种，请自行参考有关文献。（二）内部连线结构：（二）内部连线结构：HDPLDHDPLD的信号汇总于编程内连矩阵，的信号汇总于编程内连矩阵，然后分配到各个宏单元，因此信号通路固定，系统速度可然后分配到各个宏单元，因此信号通路固定，系统速度可以预测。而以预测。而FPGAFPGA的内连线是分布在的内连线是分布在CLBCLB周围，而且编程的周围，而且编程的种类和编程点很多，使得布线相当灵活，因此在系统速度种类和编程点很多，使得布线相当灵活，因此在系统速度方面低于方面低于HDPLDHDPLD的速度。的速度。3.3.现

43、场可编程门阵列现场可编程门阵列FPGAFPGA的特点的特点2022-7-26583.3.现场可编程门阵列现场可编程门阵列FPGAFPGA的特点的特点（三）芯片逻辑利用率：（三）芯片逻辑利用率：由于由于FPGAFPGA的的CLBCLB规模小，可分为规模小，可分为两个独立的电路，又有丰富的连线，所以系统综合时可进两个独立的电路，又有丰富的连线，所以系统综合时可进行充分的优化，以达到逻辑最高的利用。行充分的优化，以达到逻辑最高的利用。（四）芯片功耗：（四）芯片功耗：高密度可编程逻辑器件高密度可编程逻辑器件HDPLDHDPLD的功耗一的功耗一般在般在0.5W0.5W2.5W2.5W之间，而之间，而FP

44、GAFPGA芯片功耗芯片功耗0.25mW0.25mW5mW5mW，静，静态时几乎没有功耗，所以称态时几乎没有功耗，所以称FPGAFPGA为零功耗器件。为零功耗器件。2022-7-26598.8 在系统可编程通用数字开关在系统可编程通用数字开关（ispGDS）2022-7-26608.9 PLD的编程的编程以上各种以上各种PLDPLD均需离线进行编程操作，使用均需离线进行编程操作，使用开发系统开发系统一、开发系统一、开发系统1.1.硬件：计算机硬件：计算机+ +编程器编程器2.2.软件：开发环境（软件平台）软件：开发环境（软件平台）VHDL, VerilogVHDL, Verilog真值表，方程

45、式，电路逻辑图（真值表，方程式，电路逻辑图（SchematicSchematic）状态转换图（状态转换图（ FSMFSM）2022-7-2661二、步骤二、步骤v抽象（系统设计采用抽象（系统设计采用Top-DownTop-Down的设计方法）的设计方法）v选定选定PLDPLDv选定开发系统选定开发系统v编写源程序（或输入文件）编写源程序（或输入文件）v调试，运行仿真，产生下载文件调试，运行仿真，产生下载文件v下载下载v测试测试2022-7-2662ispisp器件的编程接口（器件的编程接口（LatticeLattice）开发环境v使用使用ispPLDispPLD的优点：的优点：* *不再需要专用编程器不再需要专用编程器* *为硬件的软件化提供可能为硬件的软件化提供可能* *为实现硬件的远程构建提供为实现硬件的远程构建提供可能可能2022-7-2663