时序约束概念.docx

《时序约束概念.docx》由会员分享，可在线阅读，更多相关《时序约束概念.docx（6页珍藏版）》请在得力文库 - 分享文档赚钱的网站上搜索。

1、Clock setup :时钟建立关系tsu :输入建立时间th :输入保持时间tco :时钟到输出延时,Teo = Clock Delay + Micro Teo + Data Delaytpd :管脚到管脚的延时Trd :寄存器到寄存器之间的延时Minimum tpd & tco :最小 tpd 和 tcoClock Skew :时钟偏斜，时钟到达两个D触发器的时间差，当分频由内部电路产生, 无法保证小的Clock skewfmax :最高频率，Clock period = Data Delay - Clock skew +Tco +Tsu , Internal Fmax =1/Clock

2、 periodsystem Fmax = l/MAX(Input Clock period, Internal Clock period , Output Clock period)景乡响 Fmax 主要由于 Trd 引起的 zfmax = l/(Trd +Clock skew+MICRO Tco+MICROTsu)MICRO Teo MICRO Tsu 器件固定参数，0.1ns全局时钟Clock skew可以忽视，所以Fmax=1/Trd提Fmax方法:L 削减走线时延。通过chip Editer修改走线2、削减组合规律的时延。加入流水（在REG和REG之间加了 D触发器）Setup Tim

3、e :建立时间Hold Time :保持时间Latency :延迟Slack :时间裕量Multicycle path :多周期路径，两个寄存器之间数据要经过多个时钟才能稳定的路径, 一般消失于组合规律较大的那些路径。亚稳态：建立和保持时间假如数据发生变化，就可能发生亚稳态现象。一般来说，在单一时钟域的设计中只要系统电路的fmax能够保证，就可以避开亚稳 态的发生旦是在跨时钟域的时钟的相位是异步的，亚稳态将无法避开。此时，在跨时钟 设计时的解决亚稳态的思想是：虽然亚稳态无法避开，但却可以采纳肯定措施保证系统的牢靠性，使得在发生亚稳态后系统仍旧可以稳定地工作。多时钟域下亚稳态的处理：亚稳态无法避

4、开，但要将其影响降到最低。单根信号下，对第2个时钟用D触发器打2拍就可以将亚稳态的影响削减到可以忽视 的地步。多根信号下，不能用上面方法.1、握手。速度太慢2、异步FIFO3、多相位/高频时钟多次采样数据同步设计准则：1、尽可能使用同一时钟，时钟走全局时钟网络。多时钟域采纳“局部同步。2、避开使用缓和时钟采样数据。采纳混合时钟采纳将导致Fmax小一倍。3、避开在模块内部使用计数器分频所产生的时钟。4、避开使用门控时钟。组合电路会产生大量毛刺，所以会在elk上产生毛刺导致FF误翻转。可以用时钟始能代替门控时钟。Synplify某些选项解释：FSM compile:选中后依据状态机数目多少启动选择

5、采纳。ne-hot还是binary编码。FSM explorer:在FSM compile基础上对状态机尝试各种编码，依据约束设置选择一 种最优的编码方式。Resource sharing:资源共享，让综合工具对代码进行资源优化。Pipelining:通过更改D触发器的位置而不转变规律功能来平衡D触发器到D触发器 的时延，以提高Fmax 0Reti m i ng:可以对时序和资源进行优化。SCOPE窗口下代码：Clock:时钟约束Clock to Clock:时钟到时钟约束Input/Output:输入输出约束Registers:寄存器约束Multi-cycle Paths:多周期约束Flas

6、e Paths:Flase 路径约束MAX Delay Paths:最大延迟路径Attributes:属性I/O standard:I/O 标准Compile Piont多点编译Quartus II中时序优化：Assignment sttingTimming Requriments& Optionss clock - 设置 Fmaxspeed or Area or balancedWYSIWYG 和 Retimmingstandard fit auto fit fast fitPhysical Synthesis Optiimation 复制 和 Retimming管脚约束 Assignment Editer 对 Tsu Teo 约束:if Tsu +Tco 1/Fmax ,则出错。应当对于输入管脚添加Tsu约束,对于输出管脚添加Teo约束对于双向口，添加Tsu Teo约束最终在Time Quest中分析报告，查看出错缘由