VHDL常见错误集锦.pdf

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VHDL 编程中常见的 20 种错误：1、在定义实体前没有使用库和程序包：2、缺少实体定义：3、文件和实体名不一：文件名为 count10,实体名为 cnt10;4、缺少 END IF 语句：5、缺少 THEN：6、语句末尾缺分号：7、变量定义的位置出错：变量只能在进程或函数内部定义；8、端口和信号量定义的类型不一致：9、信号量定义位置错误：10、变量赋值错误：应该用：=进行赋值；11、信号量赋值错误：应该用=进行赋值；12、未调用 UNSIGNED 程序包：不能实现不同类型的量相加13、DOWNTO 不可分开写：14、CASE 语句分支条件考虑不完全：多余情况要用 OTHERS15、使用端口的名称与所定义端口名称不相符：16、缺少 END PROCESS 语句：17、缺少 IS18、未将信号量的值传递给输出端口：19、结构体缺少 BEGIN 语句：20、ELSIF 拼写错误：21、逻辑变量值要加引号22 当前文件和当前工程不符合，将得不到正确结果。23 实体名与结束名不匹配:24 不能将文件置于各个硬盘的根目录下: