计算机组成原理唐朔飞第二版.ppt

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1、chapter1 1.什么是计算机系统、计算机硬件和计算机软件？硬件和软件哪个更重要？解：P3 计算机系统 计算机硬件、软件和数据通信设备的物理或逻辑的综合体。计算机硬件 计算机的物理实体。计算机软件 计算机运行所需的程序及相关资料。硬件和软件在计算机系统中相互依存，缺一不可，因此同样重要。1 1 5.冯 诺依曼计算机的特点是什么？解：冯氏计算机的特点是：P8 由运算器、控制器、存储器、输入设备、输出设备五大部件组成；指令和数据以同一形式（二进制形式）存于存储器中；指令由操作码、地址码两大部分组成；指令在存储器中顺序存放，通常自动顺序取出执行；以运算器为中心（原始冯氏机）。7.解释概念：主机、

2、CPU、主存、存储单元、存储元件、存储基元、存储元、存储字、存储字长、存储容量、机器字长、指令字长。解：主机 是计算机硬件的主体部分，由CPU+MM（主存或内存）组成；CPU 中央处理器（机），是计算机硬件的核心部件，由运算器+控制器组成；（早期的运、控不在同一芯片上）讲评：一种不确切的答法：CPU 与MM 合称主机；运算器与控制器合称CPU。这类概念应从性质和结构两个角度共同解释较确切。主存 计算机中存放正在运行的程序和数据的存储器，为计算机的主要工作存储器，可随机存取；(由存储体、各种逻辑部件及控制电路组成）存储单元 可存放一个机器字并具有特定存储地址的存储单位；存储元件 存储一位二进制信

3、息的物理元件，是存储器中最小的存储单位，又叫存储基元或存储元，不能单独存取；存储字 一个存储单元所存二进制代码的逻辑单位；存储字长 一个存储单元所存二进制代码的位数；存储容量 存储器中可存二进制代码的总量；（通常主、辅存容量分开描述）机器字长CPU 能同时处理的数据位数；指令字长 一条指令的二进制代码位数；8.解释下列英文缩写的中文含义：CPU、PC、IR、CU、ALU、ACC、MQ、X、MAR、MDR、I/O、MIPS、CPI、FLOPS 解：全面的回答应分英文全称、中文名、中文解释三部分。CPUCentral Processing Unit，中央处理机（器），中文解释见7 题，略；PCPr

4、ogram Counter，程序计数器，存放当前欲执行指令的地址，并可自动计数形成下一条指令地址的计数器；IRInstruction Register，指令寄存器，存放当前正在执行的指令的寄存器；CUControl Unit，控制单元（部件），控制器中产生微操作命令序列的部件，为控制器的核心部件；ALUArithmetic Logic Unit，算术逻辑运算单元，运算器中完成算术逻辑运算的逻辑部件；ACCAccumulator，累加器，运算器中运算前存放操作数、运算后存放运算结果的寄存器；MQMultiplier-Quotient Register，乘商寄存器，乘法运算时存放乘数、除法时存放商

5、的寄存器。X 此字母没有专指的缩写含义，可以用作任一部件名，在此表示操作数寄存器，即运算器中工作寄存器之一，用来存放操作数；MARMemory Address Register，存储器地址寄存器，内存中用来存放欲访问存储单元地址的寄存器；MDRMemory Data Register，存储器数据缓冲寄存器，主存中用来存放从某单元读出、或写入某存储单元数据的寄存器；I/OInput/Output equipment，输入/输出设备，为输入设备和输出设备的总称，用于计算机内部和外界信息的转换与传送；MIPSMillion Instruction Per Second，每秒执行百万条指令数，为计算机

6、运算速度指标的一种计量单位；CPICPICycle Per InstructionCycle Per Instruction，执执行一条指令所需行一条指令所需时钟时钟周期数周期数，计计算机运算算机运算速度指速度指标标计计量量单单位位之一；之一；FLOPSFloating Point Operation Per Second，每秒浮点运算次数，计算机运算速度计量单位之一。11.指令和数据都存于存储器中,计算机如何区分它们？解：计算机硬件主要通过不同的时间段来区分指令和数据，即：取指周期（或取指微程序）取出的既为指令，执行周期（或相应微程序）取出的既为数据。另外也可通过地址来源区分，从PC 指出的

7、存储单元取出的是指令，由指令地址码部分提供操作数地址。chapter3 1.什么是总线？总线传输有何特点？为了减轻总线的负载，总线上的部件都应具备什么特点？解：总线是多个部件共享的传输部件；总线传输的特点是：某一时刻只能有一路信息在总线上传输，即分时使用；为了减轻总线负载，总线上的部件应通过三态驱动缓冲电路与总线连通。4.为什么要设置总线判优控制？常见的集中式总线控制有几种？各有何特点？哪种方式响应时间最快？哪种方式对电路故障最敏感？解：总线判优控制解决多个部件同时申请总线时的使用权分配问题；常见的集中式总线控制有三种：链式查询、计数器查询、独立请求；特点：链式查询方式连线简单，易于扩充，对电

8、路故障最敏感；计数器查询方式优先级设置较灵活，对故障不敏感，连线及控制过程较复杂；独立请求方式判优速度最快，但硬件器件用量大，连线多，成本较高。5.解释概念：总线宽度、总线带宽、总线复用、总线的主设备（或主模块）、总线的从设备（或从模块）、总线的传输周期、总线的通信控制。解：总线宽度 指数据总线的位（根）数，用bit（位）作单位。总线带宽 指总线在单位时间内可以传输的数据总量，相当于总线的数据传输率，等于总线工作频率与总线宽度（字节数）的乘积。总线复用 指两种不同性质且不同时出现的信号分时使用同一组总线，称为总线的“多路分时复用”。总线的主设备（主模块）指一次总线传输期间，拥有总线控制权的设备

9、（模块）；总线的从设备（从模块）指一次总线传输期间，配合主设备完成传输的设备（模块），它只能被动接受主设备发来的命令；总线的传输周期 总线完成一次完整而可靠的传输所需时间；总线的通信控制 指总线传送过程中双方的时间配合方式。6.试比较同步通信和异步通信。解：同步通信 由统一时钟控制的通信，控制方式简单，灵活性差，当系统中各部件工作速度差异较大时，总线工作效率明显下降。适合于速度差别不大的场合；异步通信 不由统一时钟控制的通信，部件间采用应答方式进行联系，控制方式较同步复杂，灵活性高，当系统中各部件工作速度差异较大时，有利于提高总线工作效率。8.为什么说半同步通信同时保留了同步通信和异步通信的特

10、点？解：半同步通信既能像同步通信那样由统一时钟控制，又能像异步通信那样允许传输时间不一致，因此工作效率介于两者之间。10.什么是总线标准？为什么要设置总线标准？目前流行的总线标准有哪些？什么是即插即用？哪些总线有这一特点？解：总线标准 可理解为系统与模块、模块与模块之间的互连的标准界面。总线标准的设置主要解决不同厂家各类模块化产品的兼容问题；目前流行的总线标准有：ISA、EISA、PCI 等；即插即用 指任何扩展卡插入系统便可工作。EISA、PCI 等具有此功能。11.画一个具有双向传输功能的总线逻辑图。解：此题实际上是要求设计一个双向总线收发器，设计要素为三态、方向、使能等控制功能的实现，可

11、参考74LS245 等总线缓冲器芯片内部电路。逻辑图如下：（n 位）GDIR A1B1AnBn 使能控制方向控制错误的设计：CPU MMI/O1I/O2I/On系 系 统总线 统总线存 存 储总线 储总线这个方案的错误是：不合题意。按题意要求应画出逻辑线路图而不是逻辑框图。12.设数据总线上接有A、B、C、D 四个寄存器，要求选用合适的74 系列芯片，完成下列逻辑设计：（1）设计一个电路，在同一时间实现DA、DB 和DC 寄存器间的传送；（2）设计一个电路，实现下列操作：T0 时刻完成D总线；T1 时刻完成总线A；T2 时刻完成A总线；T3 时刻完成总线B。令：令：BUSBUSA=BUSA=B

12、USB=BUSB=BUSC=CPC=CP；DDBUS=-OEBUS=-OE；当当CPCP前沿到来前沿到来时时，将，将DDAA、BB、CC。解：（1）采用三态输出的D 型寄存器74LS374 做A、B、C、D 四个寄存器，其输出可直接挂总线。A、B、C 三个寄存器的输入采用同一脉冲打入。注意-OE 为电平控制，与打入脉冲间的时间配合关系为：-OE-OE：CPCP：现以8 位总线为例，设计此电路，如下图示：数据数据总线总线D7 D7D0 D0BUS BUS A A1Q 8Q 1Q 8QOE OE 1D 8D 1D 8D374 374 D D1Q 8Q 1Q 8QOE OE 1D 8D 1D 8D3

13、74 374 A A1Q 8Q 1Q 8QOE OE 1D 8D 1D 8D374 374 B B1Q 8Q 1Q 8QOE OE 1D 8D 1D 8D374 374 C CBUS BUS C C BUS BUS B B BUS BUS D DD D BUS BUS C C BUS BUS B B BUS BUS A A BUS BUS（2）寄存器设置同（1），由于本题中发送、接收不在同一节拍，因此总线需设锁存器缓冲，锁存器采用74LS373（电平使能输入）。节拍、脉冲配合关系如下：时钟时钟：CLKCLK：节节拍拍电电平：平：TiTi：打入脉冲：打入脉冲：PiPi：图图中，脉冲中，脉冲包包在

14、在电电平中，平中，为为了了留有留有较较多的多的传传送送时间时间，脉冲，脉冲设设置在靠近置在靠近电电平平后沿后沿处处。节拍、脉冲分配逻辑如下：二位 二位格雷 格雷码 码 同 同步 步 计 计数器 数器1 1&1 11 11 1G Y0 G Y0 Y1 Y11/2139 1/2139 Y3 Y3A A B Y2 B Y21 1CLK CLKP0 P0P1 P1P2 P2P3 P3T0 T0T1 T1T2 T2T3 T3-T0-T0-T1-T1-T2-T2-T3-T3节拍、脉冲时序图如下：CLKCLK：T0T0：T1T1：T2T2：T3T3：P0P0：P1P1：P2P2：P3P3：以8 位总线为例，

15、电路设计如下：（图中，A、B、C、D 四个寄存器与数据总线的连接方法同上。）=1 11Q 8Q 1Q 8QOE OE 1D 8D 1D 8D374 374 A A1Q 8Q 1Q 8QOE OE 1D 8D 1D 8D374 374 B BBUS BUS B BD D BUS BUS C C BUS BUS B B BUS BUS A A BUS BUSBUS BUS A A1Q 8Q 1Q 8QOE OE 1D 8D 1D 8D374 374 D DBUS BUS D D1Q 8Q 1Q 8Q OE G OE G 1D 8D 1D 8D373 3731Q 8Q 1Q 8QOE OE 1D 8

16、D 1D 8DBUS BUS C C374 374 C C=1 1T1 T3 T0 T2 T1 T3 T0 T2数据 数据 总线 总线（D7D0 D7D0）令：令：A A BUS=-T2 BUS=-T2 D D BUS=-T0 BUS=-T0 BUS BUS A=P1 A=P1 BUS BUS B=P3 B=P3返回目 返回目 录 录 14.设总线的时钟频率为8MHz，一个总线周期等于一个时钟周期。如果一个总线周期中并行传送16 位数据，试问总线的带宽是多少？解：总线宽度=16 位/8=2B 总线带宽=8MHz2B=16MB/s 15.在一个32 位的总线系统中，总线的时钟频率为66MHz，假

17、设总线最短传输周期为4 个时钟周期，试计算总线的最大数据传输率。若想提高数据传输率，可采取什么措施？解法1：总线宽度=32 位/8=4B 时钟周期=1/66MHz=0.015s 总线最短传输周期=0.015s4=0.06s 总线最大数据传输率=4B/0.06s=66.67MB/s解法2：总线工作频率=66MHz/4=16.5MHz 总线最大数据传输率=16.5MHz4B=66MB/s 若想提高总线的数据传输率，可提高总线的时钟频率，或减少总线周期中的时钟个数，或增加总线宽度。16.在异步串行传送系统中，字符格式为：1 个起始位、8 个数据位、1 个校验位、2 个终止位。若要求每秒传送120 个

18、字符，试求传送的波特率和比特率。解：一帧=1+8+1+2=12 位 波特率=120 帧/秒12 位=1440 波特 比特率=1440 波特（8/12）=960bps或：比特率=120 帧/秒8=960bpschapter4 3.存储器的层次结构主要体现在什么地方？为什么要分这些层次？计算机如何管理这些层次？答：存储器的层次结构主要体现在Cache主存和主存辅存这两个存储层次上。Cache 主存层次在存储系统中主要对CPU访存起加速作用，即从整体运行的效果分析，CPU访存速度加快，接近于Cache 的速度，而寻址空间和位价却接近于主存。主存辅存层次在存储系统中主要起扩容作用，即从程序员的角度看，

19、他所使用的存储器其容量和位价接近于辅存，而速度接近于主存。综合上述两个存储层次的作用，从整个存储系统来看，就达到了速度快、容量大、位价低的优化效果。主存与CACHE 之间的信息调度功能全部由硬件自动完成。而主存辅存层次的调度目前广泛采用虚拟存储技术实现，即将主存与辅存的一部份通过软硬结合的技术组成虚拟存储器，程序员可使用这个比主存实际空间（物理地址空间）大得多的虚拟地址空间（逻辑地址空间）编程，当程序运行时，再由软、硬件自动配合完成虚拟地址空间与主存实际物理空间的转换。因此，这两个层次上的调度或转换操作对于程序员来说都是透明的。4.说明存取周期和存取时间的区别。解：存取周期和存取时间的主要区别

20、是：存取时间仅为完成一次操作的时间，而存取周期不仅包含操作时间，还包含操作后线路的恢复时间。即：存取周期=存取时间+恢复时间 5.什么是存储器的带宽？若存储器的数据总线宽度为32 位，存取周期为200ns，则存储器的带宽是多少？解：存储器的带宽指单位时间内从存储器进出信息的最大数量。存储器带宽=1/200ns 32 位=160M 位/秒=20MB/S=5M 字/秒 注意字长（32 位）不是16 位。（注：本题的兆单位来自时间=106）6.某机字长为32 位，其存储容量是64KB，按字编址其寻址范围是多少？若主存以字节编址，试画出主存字地址和字节地址的分配情况。解：存储容量是64KB时，按字节编

21、址的寻址范围就是64KB，则：按字寻址范围=64K8/32=16K 字 按字节编址时的主存地址分配图如下：0 0 1 1 2 2 36 6 5 5 4 465534 65534 65532 655327 765535 65535 65533 65533字地址 字地址 HB HB 字 字节 节 地址 地址LB LB0 04 48 8 65528 6552865532 65532讨论：1、在按字节编址的前提下，按字寻址时，地址仍为16 位，即地址编码范围仍为064K-1，但字空间为16K 字，字地址不连续。2、字寻址的单位为字，不是B（字节）。3、画存储空间分配图时要画出上限。7.一个容量为16K

22、32 位的存储器，其地址线和数据线的总和是多少？当选用下列不同规格的存储芯片时，各需要多少片？1K4 位，2K8 位，4K4 位，16K1 位，4K8 位，8K8位 解：地址线和数据线的总和=14+32=46 根；各需要的片数为：1K4：16K32/1K4=168=128 片 2K8：16K32/2K 8=8 4=32 片 4K4：16K32/4K 4=4 8=32 片 16K1：16K 32/16K 1=32 片 4K8：16K32/4K8=4 4=16 片 8K8：16K32/8K 8=2X4=8 片 讨论：地址线根数与容量为2 的幂的关系，在此为214，14 根；数据线根数与字长位数相等

23、，在此为32 根。（注：不是2 的幂的关系。）：32=25，5 根8.试比较静态RAM 和动态RAM。答：静态RAM 和动态RAM 的比较见下表：特性 特性 SRAM SRAM DRAM DRAM存储信息 存储信息 触发器 触发器 电容 电容破坏性读出 破坏性读出 非 非 是 是需要刷新 需要刷新 不要 不要 需要 需要送行列地址 送行列地址 同时送 同时送 分两次送 分两次送运行速度 运行速度 快 快 慢 慢集成度 集成度 低 低 高 高发热量 发热量 大 大 小 小存储成本 存储成本 高 高 低 低功耗 功耗 高 高 低 低可靠性 可靠性 高 高 低 低可用性 可用性 使用方便 使用方便

24、不方便 不方便适用场合 适用场合 高速小容量存储器 高速小容量存储器 大容量主存 大容量主存 9.什么叫刷新？为什么要刷新？说明刷新有几种方法。解：刷新对DRAM 定期进行的全部重写过程；刷新原因 因电容泄漏而引起的DRAM 所存信息的衰减需要及时补充，因此安排了定期刷新操作；常用的刷新方法有三种 集中式、分散式、异步式。集中式：在最大刷新间隔时间内，集中安排一段时间进行刷新；分散式：在每个读/写周期之后插入一个刷新周期，无CPU访存死时间；异步式：是集中式和分散式的折衷。讨论：1）刷新与再生的比较：共同点：动作机制一样。都是利用DRAM 存储元破坏性读操作时的重写过程实现；操作性质一样。都是

25、属于重写操作。区别：解决的问题不一样。再生主要解决DRAM 存储元破坏性读出时的信息重写问题；刷新主要解决长时间不访存时的信息衰减问题。操作的时间不一样。再生紧跟在读操作之后，时间上是随机进行的；刷新以最大间隔时间为周期定时重复进行。动作单位不一样。再生以存储单元为单位，每次仅重写刚被读出的一个字的所有位；刷新以行为单位，每次重写整个存储器所有芯片内部存储矩阵的同一行。芯片内部I/O 操作不一样。读出再生时芯片数据引脚上有读出数据输出；刷新时由于CAS 信号无效，芯片数据引脚上无读出数据输出（唯RAS 有效刷新，内部读）。鉴于上述区别，为避免两种操作混淆，分别叫做再生和刷新。2）CPU访存周期

26、与存取周期的区别：CPU 访存周期是从CPU 一边看到的存储器工作周期，他不一定是真正的存储器工作周期；存取周期是存储器速度指标之一，它反映了存储器真正的工作周期时间。3）分散刷新是在读写周期之后插入一个刷新周期，而不是在读写周期内插入一个刷新周期，但此时读写周期和刷新周期合起来构成CPU 访存周期。4）刷新定时方式有3 种而不是2种，一定不要忘了最重要、性能最好的异步刷新方式。10.半导体存储器芯片的译码驱动方式有几种？解：半导体存储器芯片的译码驱动方式有两种：线选法和重合法。线选法：地址译码信号只选中同一个字的所有位，结构简单，费器材；重合法：地址分行、列两部分译码，行、列译码线的交叉点即

27、为所选单元。这种方法通过行、列译码信号的重合来选址，也称矩阵译码。可大大节省器材用量，是最常用的译码驱动方式。11.一个8K8 位的动态RAM 芯片，其内部结构排列成256256 形式，存取周期为0.1s。试问采用集中刷新、分散刷新及异步刷新三种方式的刷新间隔各为多少？注：该题题意不太明确。实际上，只有异步刷新需要计算刷新间隔。解：设DRAM 的刷新最大间隔时间为2ms，则 异步刷新的刷新间隔=2ms/256 行=0.0078125ms=7.8125s 即：每7.8125s 刷新一行。集中刷新时，刷新最晚启动时间=2ms-0.1s256 行=2ms-25.6s=1974.4s 集中刷新启动后，

28、刷新间隔=0.1s 即：每0.1s 刷新一行。集中刷新的死时间=0.1s256 行=25.6s 分散刷新的刷新间隔=0.1s2=0.2s 即：每0.2s 刷新一行。分散刷新一遍的时间=0.1s2256 行=51.2s 则 分散刷新时，2ms 内可重复刷新遍数=2ms/51.2s 39 遍 12.画出用10244 位的存储芯片组成一个容量为64K8 位的存储器逻辑框图。要求将64K 分成4 个页面，每个页面分16组，指出共需多少片存储芯片？（注：将存储器分成若干个容量相等的区域，每一个区域可看做一个页面。）解：设采用SRAM 芯片，总片数=64K 8 位/1024 4 位=64 2=128 片

29、题意分析：本题设计的存储器结构上分为总体、页面、组三级，因此画图时也应分三级画。首先应确定各级的容量：页面容量=总容量/页面数=64K 8 位/4=16K 8 位；组容量=页面容量/组数=16K 8 位/16=1K 8 位；组内片数=组容量/片容量=1K8 位/1K4 位=2 片；地址分配：页 页 面号 面号 组 组 号 号 组 组 内地址 内地址2 4 10 2 4 10 组逻辑图如下：（位扩展）1K 1K4 4SRAM SRAM1K 1K4 4SRAM SRAMA A90 90-WE-WE-CSi-CSiD D7 7D D6 6D D5 5D D4 4 D D3 3D D2 2D D1 1

30、D D0 01K 1K8 8 页面逻辑框图：（字扩展）1K 1K8 8（组 组0 0）1K 1K 8 8（组 组1 1）1K 1K8 8（组 组2 2）1K 1K8 8（组 组15 15）组 组译 译码 码器 器4:16-CS0-CS0-CS1-CS1-CS2-CS2-CS15-CS15A A90 90-WE D-WE D70 70A10 A10A11 A11A12 A12A13 A13-CEi-CEi16K 16K8 8G G 存储器逻辑框图：（字扩展）16K 16K8 8（页 页 面 面0 0）16K 16K8 8（页 页 面 面1 1）16K 16K8 8（页 页 面 面2 2）16K

31、16K8 8（页 页 面 面3 3）页 页面 面译 译码 码器 器2:4 2:4A14 A14A15 A15-CE0-CE0-CE1-CE1-CE2-CE2-CE3-CE3A130-WE D70 A130-WE D70 13.设有一个64K8 位的RAM 芯片，试问该芯片共有多少个基本单元电路（简称存储基元）？欲设计一种具有上述同样多存储基元的芯片，要求对芯片字长的选择应满足地址线和数据线的总和为最小，试确定这种芯片的地址线和数据线，并说明有几种解答。解：存储基元总数=64K 8 位=512K 位=219位；思路：如要满足地址线和数据线总和最小，应尽量把存储元安排在字向，因为地址位数和字数成2

32、的幂的关系，可较好地压缩线数。设地址线根数为a，数据线根数为b，则片容量为：2a b=219；b=219-a；若a=19，b=1，总和=19+1=20；a=18，b=2，总和=18+2=20；a=17，b=4，总和=17+4=21；a=16，b=8 总和=16+8=24；由上可看出：片字数越少，片字长越长，引脚数越多。片字数、片位数均按2 的幂变化。结论：如果满足地址线和数据线的总和为最小，这种芯片的引脚分配方案有两种：地址线=19 根，数据线=1 根；或地址线=18 根，数据线=2 根。14.某8 位微型机地址码为18 位，若使用4K4 位的RAM 芯片组成模块板结构的存储器，试问：（1）该

33、机所允许的最大主存空间是多少？（2）若每个模块板为32K8 位，共需几个模块板？（3）每个模块板内共有几片RAM 芯片？（4）共有多少片RAM？（5）CPU 如何选择各模块板？解：（1）218=256K，则该机所允许的最大主存空间是256K8 位（或256KB）；（2）模块板总数=256K8/32K8=8块；（3）板内片数=32K8 位/4K4 位=8 2=16 片；（4）总片数=16 片 8=128 片；（5）CPU 通过最高3 位地址译码选板，次高3 位地址译码选片。地址格式分配如下：板地址 板地址 片地址 片地址 片内地址 片内地址3 3 12 3 3 1217 15 14 12 11

34、15.设CPU 共有16 根地址线，8 根数据线，并用-MREQ（低电平有效）作访存控制信号，R/-W 作读/写命令信号（高电平为读，低电平为写）。现有这些存储芯片：ROM（2K8 位，4K4 位，8K8 位），RAM（1K4 位，2K8 位，4K8 位），及74138译码器和其他门电路（门电路自定）。试从上述规格中选用合适的芯片，画出CPU 和存储芯片的连接图。要求如下：（1）最小4K 地址为系统程序区，409616383 地址范围为用户程序区；（2）指出选用的存储芯片类型及数量；（3）详细画出片选逻辑。解：（1）地址空间分配图如下：4K 4K（ROM ROM）4K 4K（SRAM SRAM

35、）4K 4K（SRAM SRAM）4K 4K（SRAM SRAM）04095 04095 40968191 40968191 819212287 8192122871228816383 1228816383 65535 65535Y0 Y0Y1 Y1Y2 Y2Y3 Y3 A15=1 A15=1A15=0 A15=0（2）选片：ROM：4K 4 位：2 片；RAM：4K 8 位：3 片；（3）CPU 和存储器连接逻辑图及片选逻辑：4K 4K4 4ROM ROM74138 74138（3 3：8 8）4K 4K4 4ROM ROM4K 4K8 8RAM RAM4K 4K8 8RAM RAM4K 4

36、K8 8RAM RAM-CS0-CS1-CS2-CS3-CS0-CS1-CS2-CS3-MREQ-MREQA15 A15A14 A14A13 A13A12 A12CBA-Y0-G2A-G2B-G2A-G2BG1 G1+5V+5VCPU CPUA110 A110R/-W R/-WD30 D30D74 D74-Y1-Y2-Y3讨论：1）选片：当采用字扩展和位扩展所用芯片一样多时，选位扩展。理由：字扩展需设计片选译码，较麻烦，而位扩展只需将数据线按位引出即可。本题如选用2K8 ROM，则RAM也应选2K8的。否则片选要采用二级译码，实现较麻烦。当需要RAM、ROM等多种芯片混用时，应尽量选容量等外特

37、性较为一致的芯片，以便于简化连线。2）应尽可能的避免使用二级译码，以使设计简练。但要注意在需要二级译码时如果不使用，会使选片产生二意性。3）片选译码器的各输出所选的存储区域是一样大的，因此所选芯片的字容量应一致，如不一致时就要考虑二级译码。4）其它常见错误：EPROM的PD端接地；（PD为功率下降控制端，当输入为高时，进入功率下降状态。因此PD端的合理接法是与片选端-CS并联。）ROM连读/写控制线-WE；（ROM无读/写控制端）注：该题缺少“系统程序工作区”条件。16.CPU 假设同上题，现有8 片8K8 位的RAM 芯片与CPU 相连。（1）用74138译码器画出CPU 与存储芯片的连接图

38、；（2）写出每片RAM 的地址范围；（3）如果运行时发现不论往哪片RAM 写入数据，以A000H为起始地址的存储芯片都有与其相同的数据，分析故障原因。（4）根据（1）的连接图，若出现地址线A13 与CPU 断线，并搭接到高电平上，将出现什么后果？解：（1）CPU 与存储器芯片连接逻辑图：CPU CPU8K 8K8 8SRAM SRAM74138 74138（3 3：8 8）R/-WD70A1208K 8K8 8SRAM SRAM8K 8K8 8SRAM SRAM8K 8K8 8SRAM SRAM-G2A-G2A-G2B-G2BA A B B C C-MREQA13A14A15-CS0-CS1-

39、CS2-CS7-CS0-CS1-CS2-CS7+5V+5VG1 G1（2）地址空间分配图：8K8 RAM8K8 RAM8K8 RAM8K8 RAM8K8 RAM8K8 RAM8K8 RAM8K8 RAMY0Y1Y2Y3Y4Y5Y6Y708191819216383163842457524576327673276840959409604915149152573435734465535（3）如果运行时发现不论往哪片RAM 写入数据后，以A000H为起始地址的存储芯片都有与其相同的数据，则根本的故障原因为：该存储芯片的片选输入端很可能总是处于低电平。可能的情况有：1）该片的-CS 端与-WE 端错连或

40、短路；2）该片的-CS 端与CPU 的-MREQ 端错连或短路；3）该片的-CS 端与地线错连或短路；在此，假设芯片与译码器本身都是好的。（4）如果地址线A13 与CPU 断线，并搭接到高电平上，将会出现A13 恒为“1”的情况。此时存储器只能寻址A13=1的地址空间，A13=0 的另一半地址空间将永远访问不到。若对A13=0 的地址空间进行访问，只能错误地访问到A13=1的对应空间中去。22.某机字长为16 位，常规的存储空间为64K 字，若想不改用其他高速的存储芯片，而使访存速度提高到8 倍，可采取什么措施？画图说明。解：若想不改用高速存储芯片，而使访存速度提高到8 倍，可采取多体交叉存取

41、技术，图示如下：0 08 8 M0 M08K 8K1 19 9 M1 M18K 8K2 210 10 M2 M28K 8K3 311 11 M3 M38K 8K4 412 12 M4 M48K 8K5 513 13 M5 M58K 8K6 614 14 M6 M68K 8K7 715 15 M7 M78K 8K存 存储 储 管理 管理存 存储总线 储总线8 体交叉访问时序：启启动动M0M0：启启动动M1M1：启启动动M2M2：启启动动M3M3：启启动动M4M4：启启动动M5M5：启启动动M6M6：启启动动M7M7：t t单 单 体存取周期 体存取周期由 由图 图 可知：每隔 可知：每隔1/8

42、1/8 个存取周期就可在存 个存取周期就可在存储总线 储总线 上 上获 获 得一个数据。得一个数据。23.设CPU 共有16 根地址线，8 根数据线，并用M/-IO 作为访问存储器或I/O 的控制信号（高电平为访存，低电平为访I/O)，-WR（低电平有效）为写命令，-RD（低电平有效）为读命令。设计一个容量为64KB 的采用低位交叉编址的8 体并行结构存储器。现有右图所示的存储芯片及138译码器。画出CPU 和存储芯片（芯片容量自定）的连接图，并写出图中每个存储芯片的地址范围（用十六进制数表示）。RAM RAM A Ai i A A0 0OE OED Dn nD D0 0WE WECE CE-

43、OE-OE 允 允许读 许读-WE-WE 允 允许 许 写 写-CE-CE 片 片选 选解：芯片容量=64KB/8=8KB 每个芯片（体）的地址范围以8为模低位交叉分布如下：8K8 RAM8K8 RAM8K8 RAM8K8 RAM8K8 RAM8K8 RAM8K8 RAM8K8 RAM8K8 RAM8K8 RAM8K8 RAM8K8 RAM8K8 RAM8K8 RAM8K8 RAM8K8 RAMY0 Y0Y1 Y1Y2 Y2Y3 Y3Y4 Y4Y5 Y5Y6 Y6Y7 Y70000H 0000H，0008H 0008H，FFF8H FFF8H0001H 0001H，0009H 0009H，FF

44、F9H FFF9H0002H 0002H，000AH 000AH，FFFAH FFFAH0003H 0003H，000BH 000BH，FFFBH FFFBH0004H 0004H，000CH 000CH，FFFCH FFFCH0005H 0005H，000DH 000DH，FFFDH FFFDH0006H 0006H，000EH 000EH，FFFEH FFFEH0007H 0007H，000FH 000FH，FFFFH FFFFH地址空 地址空间 间 分配 分配图 图：地址范 地址范围 围：方案1：8 体交叉编址的CPU 和存储芯片的连接图：CPU CPU8KB 8KBSRAM SRAM0

45、 0 体 体74138 74138（3 3：8 8）-WR-WR-RD-RDD70 D70A153 A1538KB 8KBSRAM SRAM1 1 体 体8KB 8KBSRAM SRAM2 2 体 体8KB 8KBSRAM SRAM7 7 体 体-G2A-G2B-G2A-G2BA A B B C CM/-IO M/-IOA0 A0A1 A1A2 A2-Y0-Y1-Y2-Y7-Y0-Y1-Y2-Y7G1 G1-WE-WE-WE-WE-WE-WE-WE-WE-OE-OE-OE-OE-OE-OE-OE-OE-CE-CE-CE-CE-CE-CE-CE-CE 注：注：此 此设计 设计 方案只能 方案只能

46、实现 实现 八体之 八体之间 间 的 的 低位交叉 低位交叉寻 寻 址 址，但，但 不 不能 能实现 实现 八体并行操作 八体并行操作。方案2：8 体交叉并行存取系统体内逻辑如下：8KB 8KBSRAM SRAM-WE-WE-OE-OE输 输入 入地 地址 址缓 缓冲 冲输 输入 入数 数据 据缓 缓冲 冲-CE-CEA120 A120D70 D70输 输出 出数 数据 据缓 缓冲 冲片 片选 选 信号 信号扩 扩 展 展A153 A153D70 D70读 读 命令 命令扩 扩 展 展写命令 写命令扩 扩 展 展-Yi-Yi-RD-RD-WR-WRi i 体 体M/-IO M/-IO 由于存

47、由于存储 储 器 器单 单体 体 的存取周期 的存取周期为 为T T，而，而CPU CPU 的 的总线访 总线访存周期 存周期为 为（1/8 1/8）T T，故体内，故体内逻辑 逻辑 要支 要支持 持单 单 体的 体的 独立工作 独立工作速率。因此在 速率。因此在SRAM SRAM 芯片的外 芯片的外围 围加了地址、数据的 加了地址、数据的输 输 入 入/输 输 出 出缓 缓 冲 冲 装置，装置，以及控制信号的 以及控制信号的扩 扩展 展 装置。装置。CPU 和各体的连接图：由于存储器单体的工作速率和总线速率不一致，因此各体之间存在总线分配问题，存储器不能简单地和CPU 直接相连，要在存储管理

48、部件的控制下连接。CPU CPU8KB 8KB0 0 体 体 74138 74138（3 3：8 8）-WR-WR-RD-RDD D70 70A A153 1538KB 8KB1 1 体 体8KB 8KB2 2 体 体8KB 8KB7 7 体 体-G-G2A 2A-G-G2B 2BA A B B C CM/-IO M/-IOA A0 0A A1 1A A2 2-Y-Y0 0-Y-Y1 1-Y-Y2 2-Y-Y7 7G G1 1-WE-WE-WE-WE-WE-WE-WE-WE-OE-OE-OE-OE-OE-OE-OE-OE-Y-Y0 0-Y-Y1 1-Y-Y2 2-Y-Y7 7存 存储 储管 管

49、理 理A A120 120A A120 120 A A120 120A A120 120 24.一个4 体低位交叉的存储器，假设存取周期为T，CPU 每隔1/4 存取周期启动一个存储体，试问依次访问64 个字需多少个存取周期？解：本题中，只有访问第一个字需一个存取周期，从第二个字开始，每隔1/4 存取周期即可访问一个字，因此，依次访问64 个字需：存取周期个数=(64-1)(1/4)T+T=（63/4+1）T=15.75+1=16.75T 与常规存储器的速度相比，加快了：（64-16.75）T=47.25T 注：4 体交叉存取虽然从理论上讲可将存取速度提高到4 倍，但实现时由于并行存取的分时启

50、动需要一定的时间，故实际上只能提高到接近4 倍。25.什么是“程序访问的局部性”？存储系统中哪一级采用了程序访问的局部性原理？解：程序运行的局部性原理指：在一小段时间内，最近被访问过的程序和数据很可能再次被访问；在空间上，这些被访问的程序和数据往往集中在一小片存储区；在访问顺序上，指令顺序执行比转移执行的可能性大(大约 5:1)。存储系统中Cache 主存层次采用了程序访问的局部性原理。26.计算机中设置Cache 的作用是什么？能不能把Cache 的容量扩大，最后取代主存，为什么？答：计算机中设置Cache 主要是为了加速CPU访存速度；不能把Cache 的容量扩大到最后取代主存，主要因为C