第14章 组合逻辑电路和时序逻辑电路.doc

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1、电工电子技术与技能第三版 电子教案课题14.1组合逻辑电路概述14.2编码器课型新课授课班级授课时数2教学目标1.了解组合逻辑电路的种类，理解组合逻辑电路的读图方法和步骤。2.了解编码器的基本功能及典型集成电路各引脚功能。3.能根据集成电路逻辑功能表，正确使用编码器。教学重点1.了解组合逻辑电路的种类，理解组合逻辑电路的读图方法和步骤。2.了解编码器的基本功能及典型集成电路各引脚功能。教学难点1.了解组合逻辑电路的种类，理解组合逻辑电路的读图方法和步骤。2.了解编码器的基本功能及典型集成电路各引脚功能。教学方法读书指导法、分析法、演示法、练习法。学情分析 教后记A. 话题引入新课数字逻辑电路是

2、由基本逻辑门按照所实现的逻辑功能需要而拼装组合成的，根据数字电路逻辑功能的不同特点，可以将数字电路分成两大类,一类称为组合逻辑电路（简称组合电路），另一类称为时序逻辑电路（简称时序电路）。 B. 新授课14.1组合逻辑电路概述1. 组合逻辑电路的特点组合逻辑电路在逻辑功能上的共同特点是：任意时刻的输出仅取决于该时刻的输入，而与电路原来的状态无关。也就是说，组合逻辑电路不具记忆功能，输出与输入信号作用前的电路状态无关。常见的组合逻辑电路有编码器和译码器。2. 组合逻辑电路的分析就是通过分析给定的逻辑电路图，找出电路的逻辑功能来，即求出逻辑函数式和真值表。 分析步骤一般为：a) 根据逻辑电路，从输

3、入到输出逐级推出输出逻辑函数式。b) 化简逻辑函数式，使逻辑关系简单明了。c) 根据化简后的逻辑函数式写出真值表，分析电路的逻辑功能。例15-1 试分析图14-1所示逻辑电路的逻辑功能。图14-1 例14-1逻辑电路 解：1. 根据逻辑电路图逐级写出电路逻辑函数式， 2. 化简 3. 表14-1 例14-1真值表 根据化简后的表达式写出真值表，如表14-1所示。通过分析真值表可以看出，该电路的逻辑功能是：当输入A、B、C取不同值时，输出为0；当输入A、B、C取相同值时，输出为1。所以，该电路是一个三变量的“一致判别电路”。14.2.1 74LS148优先编码器电路结构74LS148优先编码器外

4、形及引脚如图14-4所示，图中是编码器的8个输入端，、为三位编码输出端，、为附加控制端，VCC为电源正极，GND为电源负极。（a）外形 （b）引脚图图14-4 74LS148优先编码器15.2.2 74LS148优先编码器逻辑功能74LS148优先编码器逻辑功能表见表14-2，如表所示：【】 编码器的8个输入端，均为低电平有效，下标号码越大优先级越高。即，如果 =0，不论其他输入端是否为低电平（表中用表示），输出、只对编码，即=000，其他依此类推。【】 三位编码输出端，输出为对应的反码，例如当对=0编码时，输出=001，正好是110的反码。【】 为选通输入端，低电平有效，当=0时，编码器正常

5、工作，对输入信号进行编码；当=1时，编码器被封锁，所有输出端为高电平。【】 为选通输出端，只有当所有的编码输入端都是高电平（即没有编码输入），且=0的情况下，才为低电平，即=0；其它情况均为高电平。因此，输出低电平信号表示电路工作，但无编码输入。表14-2 74LS148优先编码器逻辑功能表【】 为扩展输出端，只要任何一个编码输入端有低电平信号输入，且=0，就为低电平，即=0。因此，输出低电平信号，表示电路工作，而且有编码输入。【提示】在数字电路中，一位二进制数只有0、1两个状态，可表示两种特定含义；两位二进制数有00、01、10、11四种状态，可表示四种特定含义；N位二进制数有2N个状态，可

6、以表示2N个特定含义。【想一想】一个班级有48名同学，若用二进制对每个学生编码，至少需要多少位二进制数码。练习图14-2 试分析图14-2所示电路逻辑功能。布置作业思考与练习 14-1 14-2、14-4、14-9课题14.3译码器课型新课授课班级授课时数2教学目标1.了解译码器的基本功能及典型集成电路各引脚功能。2.了解半导体数码管的基本结构和工作原理。3.了解典型集成译码显示器的引脚功能。4.能根据集成电路逻辑功能表，正确使用译码器。教学重点1. 理解变压器的工作原理及变流比、变压比的概念2. 能使用兆欧表测试变压器绕组间及绕组对铁心的绝缘电阻教学难点1.了解译码器的基本功能及典型集成电路

7、各引脚功能。2.了解半导体数码管的基本结构和工作原理。3.了解典型集成译码显示器的引脚功能。教学方法1.了解译码器的基本功能及典型集成电路各引脚功能。2.了解典型集成译码显示器的引脚功能。学情分析教后记新课A上节内容回顾表14-5 万年历B本节话题引入生活中我们经常看到如图14-5所示的万年历，你知道他是怎么显示时间和日期的吗？其实是译码器将万年历内部芯片产生的二进制时间、日期代码，转换成了适合数码管显示的高、低电平信号驱动数码管发光，显示时间和日期的。译码是编码的逆过程，相当于对编码内容的“翻译”，能实现译码功能的电路称为译码器。在数字电路中译码器的逻辑功能是将每个输入的二进制代码译成对应的

8、输出高、低电平信号或另外一个代码。常用的译码器有二进制译码器和显示译码器。C新授课14. 3.1二进制译码器二进制译码器的输入是一组二进制代码，输出是一组与输入代码一一对应的高、低电平信号。下面以3线8线译码器74LS138为例介绍译码器逻辑功能。【电路结构】74LS138译码器的外形和引脚如图14-6所示。它是一个三位二进制译码器，具有三个输入端C、B、A，八个输出端，三个附加控制端G1、。只有当G1=1，且+=0时，译码器处于工作状态，否则，译码器被封锁，所有的输出端都为高电平；同时利用G1、片选的作用，可以将多片74LS138连接起来，扩展译码器功能。（a）外形 （b）引脚图图14-6

9、74LS138优先编码器【逻辑功能】表14-3所示为74LS138译码器的逻辑功能表，如表所示：表14-3 74LS138逻辑功能如表14.3.2 显示译码器1显示器件如图14-7b所示，七段数码管是由abcdefg七段可发光的线段拼合构成，每个线段都是一个发光二极管，因而也将它称为LED数码管或LED七段显示器。根据需要，通过控制各段的亮或灭，就可以显示不同的字符或数字，如图15-7c所示。图14-7 七段数码管根据发光二极管在数码管内部的连接形式不同，七段数码管可分为共阴极和共阳极两种.如图14-8a所示,将发光二极管的阴极连在一起连接到电源负极，而各段发光二极管的正极通过引脚引出的，称为

10、共阳极数码管，此时阳极接高电平的二极管发光，若显示数字“5”，a、c、d、f、g 端接高电平，b、端接低电平；如图14-8b所示，将发光二极管的阳极连在一起连接到电源正极，而各段发光二极管的负极通过引脚引出的，的称为共阴极数码管，此时阴极接低电平的二极管发光；，若显示数字“5”，a、c、d、f、g 端接低电平，b、端接高电平。【想一想】 生活中都有哪些地方用到了数码管，除了数码管外你还见过哪些显示器件图 14-8 七段数码管共阴、共阳极电路接法 2七段显示译码器【电路结构】七段显示译码器74LS48的外形与引脚如图14-9所示，图中DCBA为译码器输入端，abcdefg为译码器输出端，为测试端

11、，为灭灯输入/动态灭灯输出端，为动态灭零输入端。（a）外形 （b）引脚图图14-9 74LS48优先编码器【逻辑功能】表14-4所示为七段显示译码器74LS48的逻辑功能表，如表所示：a. 译码器输入端D、C、B、A：输入预显示十进制数字的8421BCD码。译码器输出端ag：输出高低电平，控制数码管各段的亮和灭，显示出输入8421BCD码相应的十进制数字。b. 测试端：当=0，且=1时，无论输入任何数据，输出端ag全部为1，数码管的七段全亮，显示“日”字，可以用来检查数码管的各段能否正常发光，平时应置为高电平。c. 灭零输入端，当=0、=1，且输入DCBA为0000时，输出端ag全部为0，数码

12、管不显示任何数字，而当输入其它数码时，数码管照常显示，实现灭零作用，因此的作用是把不希望显示的零熄灭。d. 灭灯输入/灭零输出端：这是一个双功能的输入/输出端，当作为输入端使用时，称灭灯输入控制端，只要=0，无论输入DCBA为什么状态，数码管各段同时熄灭，不显示任何数字。当作为输出端使用时，称为灭零输出端，若=0、=1，且输入DCBA为0000时，输出0，因此=0表示译码器已将本来应该显示的零熄灭了。表14-4 74LS48逻辑功能表练习布置作业1. 找找自己周围能见到的各种变压器，观察并记录，了解它们的外形、使用场合及作用。2. 思考与练习14-7、14-8课题14.4 触发器课型新课授课班

13、级授课时数1教学目标1.了解基本RS触发器的电路组成和逻辑功能。2.了解同步RS 触发器的电路组成和逻辑功能。3.会搭接RS触发器电路。教学重点1.了解基本RS触发器的电路组成和逻辑功能。2.了解同步RS 触发器的电路组成和逻辑功能。教学难点1.了解基本RS触发器的电路组成和逻辑功能。2.了解同步RS 触发器的电路组成和逻辑功能。教学方法读书指导法、分析法、演示法、练习法。学情分析教后记A. 上节内容回顾B. 本节话题引入新课在各种复杂的数字电路中，不但需要对二值信号进行算数运算和逻辑运算，还经常需要将这些信号和运算结果保存起来。为此，需要使用具有记忆功能的基本逻辑单元。我们把能够存储1位二值

14、信号的基本单元电路统称为触发器。 C. 新授课14.4.1基本RS触发器【电路结构】图14-10 基本RS触发器如图14-10a所示，将两个与非门的输入、输出端交叉联接，就组成一个基本RS触发器。其中、为触发器的两个输入端，Q和是两个输出端，这两个输出端始终是互补状态，即一端为1，则另一端必为0。通常规定Q端的状态为触发器的状态，即当Q=1，时，称触发器处于1态；当Q=0，时，称触发器处于0态。图14-10b所示为基本RS触发器的图形符号。【逻辑功能】表15-5为基本RS触发器的逻辑功能表，如表所示：a. 当、时，无论Qn为何值，Qn+1=l，实现置1功能，因此也称为置位端或置1输入端。式中Q

15、n表示触发器现在的状态，称为现态；Qn+1表示触发信号输入后的状态，称为次态。b. 当、时，无论Qn为何值，Qn+1=0，实现置0功能，因此也称为复位端或置0输入端。c. 当=1、时，Qn+1= Qn，触发器输出保持原来的状态不变，相当于把D端某一时刻的电平信号存储起来了，这就是它具有的记忆功能。表14-5 基本RS触发器逻辑功能表d. 当=0、时，两个与非门输出都为“1”，达不到Q与状态反相的逻辑要求，并且当两个输入信号负脉冲同时撤去（回到1）后，触发器次态将不能确定是1还是0状态，因此，触发器正常工作时，不允许出现和同时为0的情况，这是基本RS触发器的约束条件。如果=0、，则Qn+1=。图

16、14-11 同步触发器14.4.2 同步RS触发器 【电路结构】如图14-11a所示，同步触发器是在基本触发器的基础上，增加了控制门G3、G4，和一个时钟信号CP构成的。图14-11b所示为同步RS触发器的图形符号。【逻辑功能】表14-6为同步触发器的逻辑功能表，如表所示：表14-6 同步RS触发器逻辑功能表1）当CP=0时, 无论R、S为何值，控制门G3、G4被封锁，输出始终停留在1状态，S、R端的信号无法通过门G3、G4影响输出状态，故触发器输出保持原来的状态不变，=。2）当CP=1时, 控制门G3、G4解除封锁，触发器的次态取决于输入信号、及电路的现态，与基本RS触发器相似。3） 当=1

17、、=1时,触发器次态将不能确定，为避免出现这种情况,电路正常工作时,应满足约束条件=0。另外，输入端和为直接复位端和直接置位端。取=0，=1，则=0，=1，触发器直接置0；取=1，=0，则=1，=0，触发器直接置1。它不受脉冲信号CLK的控制，因此和端又称为异步置0端和异步置1端。=1时，触发器正常工作。【想一想】触发器与门电路的区别是什么？练习布置作业思考与练习 14-3、14-5、14-6课题14.5 寄存器课型新课授课班级授课时数1教学目标1.掌握时序逻辑电路的概念。2.了解寄存器的基本功能、类型及典型集成电路各引脚功能。3.能根据集成电路逻辑功能表，正确使用寄存器。教学重点1.掌握时序

18、逻辑电路的概念。2.了解寄存器的基本功能、类型及典型集成电路各引脚功能。教学难点寄存器的基本功能、类型及典型集成电路各引脚功能。教学方法读书指导法、分析法、演示法、练习法。学情分析教后记A. 上节回顾B. 话题引入新课按照逻辑功能和电路组成的不同，数字电路可以分成组合逻辑电路和时序逻辑电路两类，组合逻辑电路前面已做了介绍，从本节将开始我们将介绍时序逻辑电路，讨论两种典型的时序逻辑电路：寄存器和计数器。 C. 新授课15.5 寄存器15.5.1 时序逻辑电路概述时序逻辑电路简称为时序电路，这类逻辑电路在任何时刻的输出状态不仅取决于当时的输入信号，而且还与电路的原状态有关，或者说，还与以前的输入状

19、态有关，触发器就是最简单的时序逻辑电路。图14-12 时序逻辑电路框图时序电路的基本结构如图14-12所示，它由组合逻辑电路和存储电路两部分组成，而且存储电路是必不可少的。图中的X代表输入信号，Z代表输出信号，D代表存储电路输入信号，Q代表存储电路输出信号，如图所示，存储电路的输出状态反馈到组合电路的输入端，与输入信号一起，共同决定组合逻辑电路的输出。 15.5.2 移位寄存器（a）外形 （b）引脚图图14-13 74LS48优先编码器【电路结构】图14-13所示为74LS194双向4位移位寄存器外形与引脚图，图中D0D1D2D3为数据并行输入端，Q0Q1Q2Q3为数据并行输出端，S1、S0为

20、工作方式控制端，DSR为数据右移串行输入端，DSL为数据左移串行输入端；为异步清零端， CLK为脉冲输入端。 表14-7 74LS194 双向移位寄存器逻辑功能表【逻辑功能】表14-7所示，为74LS194双向4位移位寄存器逻辑功能表，如图所示：1. 异步清零端：当=0时，寄存器置0，均为0状态，所以寄存器正常工作时应使为高电平。 2. 工作方式控制端S1、S0：当=1时，74LS194有如下4种工作方式： a. 当S1S0=00时，不论有无CLK到来，寄存器保持原态不变。 b. 当S1S0=01时，在CLK的上升沿作用下，实现右移（上移）功能，数据从DSR端串行输入寄存器，流向是DSRQ0Q

21、1Q2Q3。c. 当S1S0=10时，在CLK的上升沿作用下，实现左移（下移）功能，数据从DSL端串行输入寄存器，流向是DSLQ3Q2Q1Q0。d. 当S1S0=11时，在CLK的上升沿作用下，实现并行输入功能，数据从D0D1D2D3端并行输入寄存器，即：Q3Q2Q1Q0 =D3D2D1D0。练习布置作业课题14. 6 计数器14.7 555定时电路课型新课授课班级授课时数2教学目标1.了解计数器的基本功能、类型及典型集成电路各引脚功能。2.了解555定时器引脚功能。3.能根据集成电路逻辑功能表，正确使用计数器、555定时器。教学重点1.了解计数器的基本功能、类型及典型集成电路各引脚功能。2.

22、了解555定时器引脚功能。教学难点1.了解计数器的基本功能、类型及典型集成电路各引脚功能。2.了解555定时器引脚功能。教学方法读书指导法、分析法、演示法、练习法。学情分析教后记A. 上节内容回顾B. 本节话题引入新课在数字电路系统中，统计输入脉冲的个数称为计数，能实现计数操作的电路称为计数器。计数器种类很多，按计数脉冲的作用方式不同，可分为同步计数器和异步计数器；按计数进位制的不同，可分为二进制计数器和非二进制计数器；按计数器的功能不同，可分为加法计数器、减法计数器和可逆计数器。其中二进制计数器是各种计数器的基础。下面以74LS161二进制同步加法计数器为例介绍计数器的功能。 C. 新授课【

23、电路结构】 74LS161二进制同步加法计数器的外形和引脚如图14-14所示，图中为计数器的并行输出端，QCC为进位输出端，CLK是计数脉冲输入端，为清零端，为置数端，为并行数据输入端，EP和ET为计数控制端。（a）外形 （b）引脚图图14-14 74LS48优先编码器【提示】计数器同寄存器一样，主要组成部分都是触发器，一个触发器有两种状态，可以计两个数。k个触发器组成的计数器就可以计2k个数【想一想】一个触发器可计两个数，那么能计100个数的计数器至少需要多少各个触发器组成。【逻辑功能】74LS161计数器的逻辑功能见表14-8，简述如下：a异步清0功能：当=0时，不论有无时钟脉冲信号CLK

24、和其他输入信号，计数器被清0，即=0000。b同步并行置数功能：=1、=0时，在输入时钟脉冲CLK上升沿到来时，并行输入端的数据D3D0被置入计数器，即=D3D2D1D0。c计数功能：当CT=CT=1、且=1时，对CLK端输入脉冲信号，进行二进制加法计数。当输入到第15个脉冲后，=1111，使进位输出端产生一个进位信号QCC=1，当计数脉冲大于16时，需要两块74LS161级联。d保持功能：当CP、CT任意端为0，且=1时，无论有无CP脉冲，计数器状态均保持不变。表14-8 74LS161逻辑功能表【555定时电路外形与管脚排列】 常见555定时器外形如图14-15a所示，管脚排列如图14-15b所示，其中TH：高电平触发端，简称高触发端，又称阈值端；：低电平触发端，简称低触发端；VCO：控制电压端；VO：输出端；DIS：放电端；是复位端（4脚），当0，555输出低电平。平时 端开路或接VCC 。 (a)外形 (b)管脚图图14-15 555定时器【逻辑功能】555定时器的逻辑功能见表14-9表14-9 555定时器控制功能表输 入输 出THVODISLL导通HVCCVCCH截止HVCC不变不变HVCCL导通练习布置作业14-921