DDS发展状况和意义.doc

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1、目 录第一章 绪论11.1DDS的发展状况及意义11.2基于FPGA实现DDS的可行性及意义31.3本文所研究的内容4第二章 直接数字频率合成器DDS52.1 频率合成的工作原理52.1.1间接式频率合成器52.1.2直接数字式频率合成器（DDS）72.2 DDS的应用9第三章 基于FPGA的DDS设计103.1 FPGA的软件开发平台MAX+plus103.2 FPGA的介绍143.3 DDS的实现173.3.1 DDS结构框图173.3.2 DDS工作过程173.4 FPGA软件模块的设计183.4.1相位累加器的设计183.4.2 ROM查表的设计193.5 D/A转换电路及LPF的设计

2、203.5.1 D/A转换电路的设计203.5.2 滤波器LPF的设计23第四章 仿真结果及分析24结束语26致 谢27参考文献28第一章 绪论1.1 DDS的发展状况及意义频率合成器是电子系统的心脏，是决定电子系统性能的关键设备，随着现代无线电通信事业的发展，移动通信、雷达、制导武器和电子对抗等系统对频率合成器提出越来越高的要求，低相噪、高纯频谱和高速捷变的频率合成器一直是频率合成技术发展的主要目标，DDS 技术的发展将有力地推动这一目标的实现。频率合成技术从30 年代发展到现在，已经进入成熟阶段。目前最常用的频率合成方案有两种，直接混频级联法和数字锁相环法。由于数字集成电路的迅猛发展，集成

3、合成器和数字计算技术频率合成方案大量涌现。大规模集成电路的应用又为数字技术的方案提供了广阔的前景。从频率合成技术的发展过程看，频率合成的方法主要有三种：1.由Finden 首先提出的最早的合成方法称为直接频率合成，它是使基准信号通过脉冲形成电路来产生丰富谐波脉冲，随后通过混频、分频、倍频和带通滤波器完成频率的变换和组合，以产生我们需要的大量离散频率，从而实现频率合成。其合成方法大致可以分为两种基本类型：一种是所谓非相关合成方法，另一类是所谓相关合成方法。这两种合成方法的主要区别在于所使用的参考频率源的数目不同。非相关合成方法使用多个晶体参考频率源，所需的各种频率分别由这些参考源提供。它的缺点在

4、于制作具有相同频率稳定性和精度的多个晶体参考频率源既复杂又困难，而且成本高。相关合成方法只使用一个晶体参考频率源，所需的各种频率都由它经过分频、混频和倍频后得到，因而合成器输出频率的稳定性和精度与参考源一样，现在大多数直接频率合成技术都使用这种合成方法。直接频率合成能实现快速频率变换和几乎任意高的频率分辨率，但直接频率合成比另外两种合成方法使用多的多的硬设备，而且很难抑制因非线性而引入的杂波干扰，因而难以达到较高的杂波抑制度。2.锁相频率合成，是应用模拟或数字锁相环路的间接频率合成。它被称为第二代频率合成技术。早期的合成器使用模拟锁相环，后来又出现了全数字锁相环和数模混合的锁相环。数字鉴相器、

5、分频器加模拟环路滤波、压控振荡器的混合锁相环是目前最为普遍的PLL 组成方式。与直接频率合成不同的是，锁相频率合成的系统分析重点放在PLL 的跟踪、噪声、捕捉性能和稳定性的研究上，不放在组合频率的抑制上。它是在40 年代初根据控制理论的线性伺服环路发展起来的，最早用于电视机的扫描同步电路，以减少噪声对同步的影响，从而使电视的同步性得到重大改进。它主要是将含有噪声的振荡器放在锁相环路内，使它的相位锁定在希望的信号上，从而使振荡器本身的噪声被抑制，使它的输出频谱大大提纯。锁相环频率合成技术提供了一种从单个参考频率获得大量稳定而准确的输出频率的方法，并且频率输出范围宽，电路结构简单，成本低。但是锁相

6、环频率合成技术也有它的问题，例如响应慢就是它的固有缺点。由于它是采取闭环控制的，系统的输出频率改变后，重新达到稳定的时间也比较长。所以锁相环频率合成器有非常低的频率分辨率和转换率。3.直接数字频率合成（DDS），为了取得更快的频率转换速度，随着数字技术的发展，人们重新想到了直接合成法，出现了直接数字频率合成器（DDS），导致了第二次频率合成技术的飞跃，它是用数字计算机和数模变换器来产生信号，该技术出现于七十年代，从而揭开了频率合成技术发展的新篇章，标志着频率合成技术迈进了第三代。DDS 技术是首先将相位以极小的间隔离散化，计算出正弦信号对应于这些相位的幅度值，形成一个幅度-相位表，并存储于DD

7、S器件的ROM 中，DDS 工作时，利用数字方式累加相位，得到信号在该时刻的相位值，然后按一定的相位-幅度转换算法在DDS 的ROM 中查表得到信号在该时刻的幅度值，最后将信号通过D/A 变换和低通滤波器形成模拟正弦波或存储波形的频率合成技术。近年来随着VLSI 技术的进步，这种结构独特的频率合成技术得到了充分的发展。同传统的频率合成技术相比，由于DDS 主要通过简单的加法、查表等数字信号处理得到所需信号，因此它具有频率切换时间短、频率分辨率高、相位变化连续、易实现对输出信号的多种调制、全数字化便于集成等诸多优点，使得DDS 具有广阔的应用前景。尽管1971 年Tierney 就第一次提出了D

8、DS 的概念，但DDS 的大发展及产品化是九十年代以来的事情。特别是随着当前EDA 技术的发展，为DDS 的实现提供了更多种实现方式。除此之外，由于DDS 是利用查表法来产生波形的，所以它也适用于任意波形发生器，这是DDS技术另一个非常重要的应用。由于输出带宽窄和杂散抑制差一直是限制DDS 发展的主要因素，所以研究高工作时钟频率和优越杂散性能的DDS 芯片成为DDS技术的另一个发展方向。采用GaAs 技术输出频率可以在400MHz以上，但是输出带宽的逐步克服并没有解决杂散的问题，通常只能达到-40 到-50dBc 。而一般的CMOS 工艺的DDS 芯片可达到-70 到-90dBc ，但输出的频

9、率又不高，当采用倍频或变频提高其工作频率时又会使杂散恶化。因此，如何抑制杂散仍然是高速DDS 急需解决的问题。DDS 设计的目标是在未来几年内研究出直接应用雨微波频段的DDS 芯片，并且杂散抑制在90dB 以上。4.为了拓宽频率合成器输出信号的频率，一种典型的频率合成器称为混合式频率合成器（Hybrid Frequency Synthesis ）应运而生，就是将直接数字频率合成（DDS ）与传统的锁相频率合成器（PLL） 混合应用，基本原理就是有DDS 的输出作为PLL 的参考输入，利用DDS 较小的频率步进来保证较小的输出频率间隔，而用PLL 的宽频带特性来保证频率覆盖范围，还可以选用较高的

10、参考信号频率来加快合成器频率转换时间，且设计简单，容易实现。但是PLL 的加入使得系统失去了DDS 快速捷变的特点。使得输出频率步长与跳变速度成为一对矛盾。为解决这一矛盾的探索工作已在一些文献中提到。由上可见，各类电子系统对信号源的要求越来越高，需要同时满足低相噪、快捷变频、高频率分辨率、宽带、小体积、低功耗等指标。由上面的分析可知，虽然这三种频率合成方式都可以在某些指标上获得理想的效果，但没有一种方式可以满足所有的技术要求，因此，如何能最大限度的实现这些参数成为研究的热门课题。目前市场上性能优越的DDS 芯片层出不穷，Qualcomm 公司推出了DDS 系列Q2220 、Q2230 等，其中

11、Q2368 的时钟频率130MHz 、分辨率0.03Hz 、杂散-76dBc ，变频时间0.1 s ，Q2230， 时钟频率85MHz ，频率间隔0.02Hz， 频率转换时间0.1 s， Sciteq 公司推出了系列化DDS 产品，其中ADS- 431 ，时钟频率1.6GHz， 可正交输出，分辨率1Hz ，杂散-45dBc， 变频时间30ns ；美国stanford公司的STEL-2171,GaAs 电路，时钟1GHz ，转换时间0.25 s ，美国AnalogDevice 公司也相继推出了他们的DDS 系列AD9850 、AD9851 可以实现线性调频的AD9852 ，两路正交输出的AD98

12、54 以及以DDS 为核心的QPSK 调制器AD9853、 数字上变频器AD9856 和AD9857。 AD 公司的DDS 产品全部内置了D/A 变换器，称为Complete-DDS，其中AD9854 时钟频率300MHz ，近端杂散抑制优于-80dBc， 远端优于-48dBc， 相位噪声-148dBc/Hz 在10kHz ，频率跳变速度130ns， 频率分辨率1 Hz ，是目前市场上性能价格比较高的DDS 器件之一。国内恽小华教授，采用超高速的累加器、存储器、DAC 等研究的DDS 频率转换时间达0.1 s。由于DDS 的诸多优点，它得到了非常广泛的应用。在数字调制方面，它可以用来实现FSK

13、，QPSK，8PSK 等调制。在雷达频率源方面，它可以实现多点，窄步长，高相噪的频率源以及线性调频频率源。在扩频通信方面，可实现CDMA/FH工作方式以及任意规律的调频模式。所以，研究DDS 在各个领域的应用以及实现是一个非常有意义和前途的课题。1.2 基于FPGA实现DDS的可行性及意义半导体工艺的持续进步带动芯片技术的迅猛发展，现场可编程门阵列(FPGA)成为这一领域的佼佼者，高性能、低成本、高可靠以及现场可编程等特点确保FPGA成功应用于计算机、通信、航空航天及消费类电子产品等广泛领域。FPGA是英文Field Programmable Gate Array的缩写，即现场可编程门阵列，它

14、是在PAL. GAL. EPLD等可编程器件的基础上进一步发展的产物。它是作为专用集成电路(ASIC )领域中的一种半定制电路而出现的，既解决了定制电路的不足，又克服了原有可编程器件门电路数有限的缺点。FPGA采用了逻辑单元阵列LCA( LogicC ellAr ray)这样一个新概念，内部包括可配置逻辑模块CLB (Configurable Logic Block)、输出输入模块IOB (Input Output Block)和内部连线(Interconnect)三个部分。FPGA的基本特点主要有:(l)规模越来越大。随着VLSI( Very Large Scale IC ，超大规模集成电路

15、)工艺的不断提高，单一芯片内部可以容纳上百万个晶体管，FPGA芯片的规模也越来越大。单片逻辑门数已达百万，如Xilinx Viretx-11xc2v 8000己经达到800万门的规模。(2)开发过程投资小。FPGA芯片在出厂之前都做过百分之百的测试，而且FPGA设计灵活，发现错误时可以直接更改设计，减少了投片风险，节省了许多潜在的花费。(3)FPGA一般可以反复地编程、擦写。在不改变外围电路地情况下，设计不同片内逻辑就能实现不同的电路功能。所以，用FPGA试制功能样机，能以最快的速度占领市场。甚至在有些领域，因为相关标准协议发展太快，设计ASIC可能跟不上技术的更新，只能用FPGA来完成系统的

16、研制和开发。(4)保密性好。在某些场合下，根据要求选用防止反向技术的FPGA，能很好地保护系统的安全性和设计者的知识产权。(5)FPGA开发工具智能化，功能强大。现在FPGA开发工具种类繁多、智能化高、功能强大。应用各种工具可以完成从输入、综合、实现到配置芯片等一系列功能。还有很多工具可以完成对设计的仿真、优化、约束和在线调试等功能。可以说，FPGA芯片是小批量系统提高系统集成度、可靠性的最佳选择之一。FPGA是由存放在片内RAM中的程序来设置其工作状态的，因此，工作时需要对片内的RAM进行编程。用户可以根据不同的配置模式，采用不同的编程方式。加电时，FPGA芯片将EPROM中数据读入片内编程

17、RAM中，配置完成后，FPGA进入工作状态。掉电后，FPGA恢复成白片，内部逻辑关系消失，因此，FPGA能够反复使用。FPGA的编程无须专用的FPGA编程器，只须用通用的EPROM、PROM编程器即可。当需要修改FPGA功能时，只需换一片EPROM即可。这样，同一片FPGA，不同的编程数据，可以产生不同的电路功能。因此，FPGA的使用非常灵活。虽然目前各大芯片制造厂商都相继推出采用先进CMOS工艺生产的高性能和多功能的DDS芯片(其中应用较为广泛的是AD公司的AD985X系列)，为电路设计者提供了多种选择。但是用FPGA实现DDS技术在某些方面存在着DDS芯片不能取代的优势，用FPGA实现DD

18、S技术比较灵活，可以产生多种调制方式，多种组合方式，并且可以实现多个DDS芯片的功能，更加集成。专用的DDS芯片在控制方式、置频速率等方面与系统的要求差距很大，这时如果用高性能的FPGA器件设计符合自己需要的DDS电路就是一个很好的解决方法，而且还可以降低外国对高性能DDS芯片禁运的风险。1.3 本文所研究的内容本文对直接数字频率合成技术的发展及其应用进行了深入研究，各章内容如下:第一章介绍了频率合成技术的发展状况及意义，并且阐述了基于现场可编程门阵列FPGA)实现DDS技术的意义。第二章介绍了间接频率合成技术和直接数字频率合成技术的基本原理及结构。第三章介绍了FPGA以及基于FPGA的开发软

19、件，同时对基于FPGA的DDS设计的过程进行详细的介绍，对各组成进行了详细的阐述。第四章对本课题所研究的累加器部给出仿真结果。第二章 直接数字频率合成器DDS2.1 频率合成的工作原理2.1.1间接式频率合成器间接式频率合成器又称为锁相频率合成器。锁相频率合成器是目前应用最广的频率合成器，直接式频率合成器中所固有的那些缺点,如体积大、成本高、输出端出现寄生频率等,在锁相频率合成器中就大大减少了。基本的锁相频率合成器如图1所示。当锁相环锁定后,相位检波器两输入端的频率是相同的,即 图1 基本锁相环频率合成器VCO输出频率f0经分频得到所以输出频率是参考频率fr的整数倍转换时间取决于琐相环的非线性

20、性能，精确的表达式目前还难以找到，工程上常用的经典公式为固定分频器的工作频率明显高于可变分频比,超高速器件的上限频率可达千兆赫兹以上。若在可变分频器之前串接一固定分频器的前置分频器,则可大大提高VCO的工作频率,如图2所示。前置分频器的分频比为M,则可得 图2 有前置分频器的锁相频率合成器图3 下变锁相频率合成器混频后用低通滤波器取出差频分量，分频其输出频率为 2.1.2直接数字式频率合成器（DDS）DDS的工作原理是以数控振荡器的方式产生频率、相位可控制的正弦波。电路包括基准时钟、频率累加器、相位累加器、幅度/相位转换电路、D/A转换器和低通滤波器（LPF）。频率累加器对输入信号进行累加运算

21、，产生频率控制数据X（frequency data或相位步进量）。相位累加器由N位全加器和N位累加寄存器级联而成，对代表频率的2进制码进行累加运算，是典型的反馈电路，产生累加结果Y。幅度/相位转换电路实质上是一个波形寄存器，以供查表使用。读出的数据送入D/A转换器和低通滤波器DDS的理论基础是Shannon抽样定理。抽样定理内容是：当抽样频率大于等于模拟信号频率的2倍时，可以由抽样得到的离散信号无失真地恢复原始信号。在DDS中，这个过程被颠倒过来了。DDS不是对一个模拟信号进行抽样，而是一个假定抽样过程已经发生且抽样的值已经量化完成，如何通过某种映射把已经量化的数值送到D/A及后级的LPF重建

22、原始信号的问题。 正弦输出的DDS原理框图如图（4）所示。图（4）正弦输出的DDS原理框图图中的系统时钟及参考频率源为高稳定度的晶体振荡器，其输出用于DDS中各器件同步工作。DDS 工作时，频率控制字FCW在每一个时钟周期内与相位累加器累加一次，得到的相位值（02）在每一个时钟周期内以二进制码的形式去寻址正弦查询表ROM，将相位信息转变成相应的数字化正弦幅度值，ROM输出的数字化波形序列再经数模转换器（DAC）实现量化数字信号到模拟信号的转变，最后DAC输出的阶梯序列波通过低通滤波器（LPF）平滑滤波后得到一个纯净的正弦信号。 DDS的频率分辨率为 ：DDS的输出频率为 ：式中：f0为DDS的

23、输出频率；fr为参考时钟频率；N为相位累加器长度位数；K为频率控制字。通常，相位累加器位数较大，例如N=32或48，故用DDS技术能得到较高的频率分辨率。DDS技术与传统的频率合成相比有如下优点：(1)频率切换时间短DDS的频率转换可以近似认为是即时的，这是因为它的相位序列在时间上是离散的，在频率控制字K改变以后，要经过一个时钟周期之后才能按照新的相位增量增加，所以也可以说它的频率转换时间就是频率控制字的传输时间，即一个时钟周期兀=1/fc。如果fc =10MHz，转换时间即为100ns，当时钟频率进一步提高，转换时间将会更短，但再短也不能少于数门电路的延迟时间。目前，集成DDS产品的频率转换

24、时间可达IOns的量级，这是目前常用的锁相频率合成技术无法做到的。(2)频率分辨率高DDS的最低输出频率fo=fomin= fc/ M=fc/2 n，也就是它的最小频率步进量,其中N为相位累加器的位数，可见只要相位累加器有足够的字长，实现非常精密的分辨率没有多大的困难。例如可以实现Hz、mHz甚至Hz的频率分辨率，而传统的频率合成技术要实现这样的频率分辨率十分困难，甚至是不可能的 。(3)相位变化连续DDS改变输出频率实际上改变的是每次的相位增量，即改变相位的增产速度。当频率控制字由Kl变为K2之后，它是在己有的积累相位nK1 之上，再没次累加K2，相位函数的曲线是连续的，只是在改变频率的瞬间

25、其斜率发生了突变，因而保持了输出信号相位的连续性。这在很多对频率合成器的相位要求比较严格的场合非常有用。(4)具有低相位噪声和低漂移DDS系统中合成信号的频率稳定度直接由参考源的频率稳定度决定，合成信号的相位噪声与参考源的相位噪声相同。而在大多数DDS系统应用中，一般由固定的晶振来产生基准频率，所以其具有极好的相位噪声和漂移特性。(5)易于集成、易于调整DDS中除了DAC和滤波器之外，几乎所有的部件都属于数字信号处理器件，不需要任何调整。当然DDS技术也有其不可避免的缺点：（1）杂散抑制差：这是DDS 的一个主要的缺点，由于DDS 一般采用了相位截断技术，它的直接后果是给DDS 的输出信号引入

26、了杂散，同时波形存储器中波形幅度量化所引起的有效字长效应和D/A 的非理想特性也都将对DDS 的杂散抑制性能产生很大的影响，但目前DDS 采用了许多新的抑制杂散办法以及新器件结构的不断出现，DDS 的杂散抑制水平也不断提高，例如，抖动技术破坏了误差的周期性，从而使频谱特性得到了很大的提高。（2）工作频带受限：根据DDS 的结构和工作原理，DDS 的工作频率要受到器件速度的限制，和基准频率有直接的关系，但随着目前微电子水平的不断提高，DDS 工作频率也有很大的提高，例如，采用CMOS 工艺的DDS 工作频率以由过去的几十MHz 到目前的300MHz ，采用ECL 工艺的DDS 工作频率以由过去3

27、00MHz左右到目前的1.6GHz ，而采用GaAs 工艺则可达到4GHz左右，再过几年DDS 的输出频率可能达到4GHz 左右，其应用范围将非常广泛。（3）相位噪声性能：与其它频率合成器相比，DDS 的全数字结构使得相位噪声不能获得很高的指标，DDS 的相位噪声主要由参考时钟信号的性质、参考时钟的频率与输出频率之间的关系以及器件本身的噪声基底决定。理论上DDS 输出信号的相位噪声会对参考时钟信号的相位噪声有的改善但在实际工程中，必须要考虑包括相位累加器、ROM 和D/A 等各种部件噪声特性对DDS相位噪声性能的限制。由上可知，该系统采用了与传统频率合成方法不同的全新数字结构，因而具备许多直接

28、式频率合成和间接式频率合成技术所不具备的特点，所以本文主要研究基于FPGA的DDS设计。2.2 DDS的应用由于DDS的特点以及一些公司不断推出DDS芯片和产品。DDS技术被广泛用于雷达、通信、电子对抗和仪器仪表等领域。(1) DDS在雷达中的应用在机载雷达中，由于机载平台的运动以及天线波束对地扫描的变化，会产生一个多普勒频率经常变化的地杂波回波，为了补偿地杂波回波引起地多普勒频率，需要一个精度、稳定性和频谱纯度都比较好的频率源，而直接数字频率合成器可以很好地满足这一要求，产生数字正交的本振，也可以产生线性调频与脉冲步进频信号。(2) DDS在通信中的应用DDS可以用数字方式精确控制输出正弦信

29、号的频率和相位，因此用DDS可以很方便实现频移键控(FSK)、二进制相移键控(BPSK)和正交相移键控(QPSK)等数字调制方式，用两个DDS组合起来又可实现QAM调制。在移动通信中，DDS充分发挥出频率稳定度高、频率转换快、体积小等优点，得到了广泛的应用。在数字化接收机中，中频直接采样有很多优点，它可以改善相干检波器的同相和正交两通道间幅度和相位平衡度，此时DDS是一个理想的木振源。(3)DDS在电子战中的应用在电子战中，为了提高通信电台的抗干扰能力，常采用调频工作方式，这不仅需要电台的跳频速度快和跳频带宽很宽，而且需要增加跳频图案的复杂性，国外己有利用DDS技术实现的在0.1- 250MH

30、z内，以6Hz步长、20ns转换频率的跳频信号源。(4) DDS在仪器仪表中的应用在现代电子测量仪器中，由DDS技术实现的任意波形发生器是当代最新的一类信号源，它不仅能产生传统函数发生器所有的正弦、余弦、方波、三角波等常见波形，还可以利用各种编辑手段，产生传统函数发生器所不能产生的任意波形，因此，DDS技术在仪器仪表中的应用非常广泛。第三章 基于FPGA的DDS设计3.1 FPGA的软件开发平台MAX+plusFPGA部分电路的VHDL程序主要是依靠MAX + plus II来处理。VHDL的英文全名是Very-High-Speed Integrated Circuit Hardware De

31、scription Language，诞生与1982年。1987年底，VHDL被IEEE（The Institute of Electrical and Electronics Engineers）和美国国防部确认为标准硬件描述语言。自IEEE公布了VHDL的标准版本（IEEE-1076）以后，各EDA公司相继推出了自己的VHDL设计环境，或宣布自己的设计工具可以和VHDL接口。此后VHDL在电子设计领域得到了广泛的接受，并逐步取代了原有的非标准硬件描述语言。1993年，IEEE对VHDL进行了修订，从更高的抽象层次和系统描述能力上扩展VHDL的内容，公布了新版本的VHDL，即IEEE标准的1

32、076-1993版本。现在，VHDL和Verilog语言将承担起几乎全部的数字系统设计任务。VHDL主要用于描述数字系统的结构、行为、功能和接口。除了含有许多具有硬件特征的语句外，VHDL的语言形式和描述风格与句法十分类似于一般的计算机高级语言。VHDL的程序结构特点是将一项工程设计，或称设计实体（可以是一个元件、一个电路模体的内部功能和算法完成部分。在对一个设计实体定义了外部界面后，一旦其内部开发完成后，其它的设计就可以直接调用这个实体。这种将设计实体部分分成内外部分的概念是VHDL系统设计的基本点。应用VHDL进行工程设计的优点是多方面的，具体如下：（1）与其它的硬件描述语言相比，VHDL

33、具有更强的行为描述能力，从而决定了它成为系统设计领域最佳的硬件描述语言。强大的行为描述能力是避开具体的器件结构，从逻辑行为上描述和设计大规模电子系统的重要保证。就目前流行的EDA工具和VHDL综合器而言，将基于抽象的行为描述风格的VHDL程序综合成为具体的FPGA和CPLD等目标器件的网表文件已不成问题，只是在综合与优化效率上略有差异。（2）VHDL丰富的仿真语句和库函数，使得在任何大系统的设计早期（即尚未完成），就能查验设计系统的功能可行性，随时可对设计进行仿真模拟。即在远离门级的高层次上进行模拟，使设计者对整个工程设计的结构和功能的可行性作出决策。（3）VHDL语句的行为描述能力和程序结构

34、决定了它具有支持大规模设计的分解和已有设计的再利用功能。符合市场需求的大规模系统高效、高速的完成必须由多人甚至多个开发组共同并行工作才能实现。VHDL中设计实体的概念、程序包的概念、设计库的概念为设计的分解和并行工作提供了有力的支持。（4）对于用VHDL完成的一个确定的设计，可以利用EDA工具进行逻辑综合和优化，并自动地把VHDL描述设计转变成门级网表（根据不同的实现芯片）。这种方式突破了门级设计的瓶颈，极大地减少了电路设计的时间和可能发生的错误，降低了开发成本。应用EDA工具的逻辑优化功能，可以自动地把一个综合后的设计变成一个更小、更高速的电路系统。反过来，设计者还可以容易地从综合和优化后的

35、电路获得设计信息，反回去更新修改VHDL设计描述，使之更为完善。（5）VHDL对设计的描述具有相对独立性，设计者可以不懂硬件的结构，也不必管最终设计实现的目标器件是什么，而进行独立的设计。正因为VHDL的硬件描述与具体的工艺技术和硬件结构无关，VHDL设计程序的硬件实现目标器件有广阔的选择范围，其中包括各系列的CPLD、FPGA及各种门阵列器件。（6）由于VHDL具有类属描述语句和子程序调用等功能，对于已完成的设计，在不改变源程序的条件下，只需改变类属参量或函数，就能轻易地改变设计的规模和结构。Max+plus是Altera公司提供的FPGA/CPLD开发集成环境，Altera是世界上最大可编

36、程逻辑器件的供应商之一。Max+plus界面友好，使用便捷，被誉为业界最易用易学的EDA软件。MAX+plus II支持原理图、AHDL、VHDL和Verilog语言文本文件、以及波形与EDIF等格式的文件作为设计输出，并支持这些文件的任意混合设计。MAX+plus II具有门级仿真器，可以进行功能仿真和时序仿真，能够产生精确的仿真结果。在适配之后，MAX+plus II生成供时序仿真用的EDIF、VHDL和Verilog三种不同格式的网表文件。Max+plus上可以完成设计输入、元件适配、时序仿真和功能仿真、编程下载整个流程，它提供了一种与结构无关的设计环境，是设计者能方便地进行设计输入、快

37、速处理和器件编程。Max+plus开发系统的特点1、开放的界面 Max+plus支持与Cadence，Exemplarlogic，Mentor Graphics，Synplicty，Viewlogic和其它公司所提供的EDA工具接口。2、与结构无关 Max+plus系统的核心Complier支持Altera公司的FLEX10K、FLEX8000、FLEX6000、MAX9000、MAX7000、MAX5000和Classic可编程逻辑器件，提供了世界上唯一真正与结构无关的可编程逻辑设计环境。3、完全集成化 Max+plus的设计输入、处理与较验功能全部集成在统一的开发环境下，这样可以加快动态调

38、试、缩短开发周期。4、丰富的设计库 Max+plus提供丰富的库单元供设计者调用，其中包括74系列的全部器件和多种特殊的逻辑功能（Macro-Function）以及新型的参数化的兆功能（Mage-Function）。5、模块化工具 设计人员可以从各种设计输入、处理和较验选项中进行选择从而使设计环境用户化。6、硬件描述语言（HDL） Max+plus软件支持各种HDL设计输入选项，包括VHDL、Verilog HDL和Altera自己的硬件描述语言AHDL。7、Opencore特征Max+plus软件具有开放核的特点，允许设计人员添加自己认为有价值的宏函数。 MAX+plus II支持主流的第三

39、方EDA工具，如Synopsys、Cadence、Synplicity、Mentor、 Viewlogic、Exemplar和Model Technology等。MAX+plus II支持除APEX20K系列之外的所有Altera FPGA/CPLD大规模逻辑器件。在此对本设计所使用的EDA软件MAX+plus II的过程大概如下所述。本设计主要是对累加器进行编译，即adder.vhd。adder.vhd是用VHDL编写的，它实现的是DDS的主要部分，实现累加的功能。首先为工程建立一目录，然后进入MAX+plus II集成环境。（1）创建源程序adder.vhd选择菜单“File”“New”

40、，出现一个对话框，在框中选中“Text Editor file”，按“OK”按钮，即选中了文本编辑方式。在出现的“Untitled-Text Editor”文本编辑窗口中输入程序。输入完毕后，选择菜单“File”“Save”，即出现如图（5）所示的对话框。首先在“Directories”目录中选择存放本文件的目录，然后在“File Name”框中输入文件名adder.vhd，然后按“OK”按钮，即把输入的文件放在“Directories”目录中了。 图（5）文件的后缀名将决定使用的语言形式，在MAX+plus II中，后缀为.VHD表示VHDL文件；后缀为.TDF表示AHDL文件；后缀为.V表

41、示Verilog文件。文件存盘后，选择菜单“MAX+plus II”-“compiler”进行程序编译，编译成功后就可以进行程序调试，选择菜单“MAX+plus II”-“waveform”,然后右击，点“enter nodes form snf”-“list”-”,调入程序的变量，如图（6）（7）所示，然后就可以进行调试程序。在改变变量的值后选择菜单“FILE”-“save as”就可以进行保存，保存的文件格式为adder.scf,如图（8）所示，然后就可以通过菜单“MAX+plusII ”-“simulator”进行波形编译，看结果是不是符合累加器的功能。图（6）图（7）图（8）3.2 F

42、PGA的介绍FLEX10K系列FPGAFLEX10K是工业界第一个嵌入式的可编程逻辑器件，采用可重构的CMOS SRAM工艺，把连续的快速通道互连与独特的嵌入式阵列结构相结合，同时也结合了众多可编程器件的优点来完成普通门阵列的宏功能。由于其具有高密度、低成本、低功率等特点，所以脱颖而出成为当今Altera PLD中应用最好的器件系列。其集成度已达到25万门。它能让设计人员轻松地开发出集存储器、数字信号处理器及特殊逻辑包括32位多总线系统等强大功能于一身的芯片。到目前为止，已经推出了FLEX10K、FLEX10KA、FLEX10KV、FLEX10KE等分支系列。FLEX10K结构类似于嵌入式门阵

43、列，是门阵列市场中成长最快的器件。像标准门阵列一样，嵌入式门阵列采用一般的门海（sea of gates）结构实现普通逻辑，因此，在实现大的特殊逻辑时会有潜在死区。与标准门阵列相比，嵌入式门阵列通过在硅片中嵌入逻辑块的方法来减少死区，提高速度。然而，典型的嵌入式宏功能模块通常是不能改变的，这就限制了设计人员的选择。相反，FLEX10K器件是可编程的，在调试时它允许设计人员全面控制嵌入式宏功能模块和一般的逻辑，可以方便地反复修改设计。每个FLEX10K器件包含一个嵌入式阵列和一个逻辑阵列。嵌入式阵列用来实现各种存储器及复杂的逻辑功能，如数字信号处理、微控制器、数据传输等。逻辑阵列用来实现普通逻辑

44、功能，如计数器、加法器、状态机、多路选择器等。嵌入式阵列和逻辑阵列结合而成的嵌入式门阵列的高性能和高密度特性，使得设计人员可在单个器件中实现一个完整的系统。FLEX10K器件的配置通常是在系统上电时，通过存储于一个串行PROM中的配置数据或者由系统控制器提供的配置数据来完成。Altera提供EPC1、EPC2、EPC16和EPC1441等配置用的PROM器件，配置数据也能从系统RAM和BitBlaster串行下载电缆或ByteBlasterMV并行下载电缆获得。对于配置过的器件，可以通过重新复位器件、加载新数据的方法实现在线可配置（ICR，In-Circuit Reconfigurabilit

45、y）。由于重新配置要求少于320ms，因此可在系统工作时实时改变配置。FLEX10K器件由MAX+PLUS II开发软件支持。（2）FLEX10K器件系列的特点。FLEX10K是工业界第一种嵌入式的PLD器件系列，具有实现宏功能的嵌入式阵列（例如实现高效存储器和特殊的逻辑功能）和实现普通功能的逻辑阵列，可提供可编程单芯片系统（SOPC）集成。高密度：1万25万个可用门。高达40960位内部RAM（每个EAB有2048位），所有这些都可在不减少逻辑能力的情况下使用。系统级特点：支持多电压接口；在FLEX10KA器件中允许输入的引脚电压为5.0V，在FLEX10KB器件中允许输入的引脚电压为3.3

46、V和5.0V；低功耗（维持状态小于0.5mA）；遵守PCI总线规定；内带JTAG边界扫描测试电路；边界扫描测试电路；器件采用先进的工艺制造并可在2.5V、3.3V、5.0V电源电压下工作。所有器件都100%经过功能测试。灵活的内部连接：快速、可预测连线延时的快速通道（Fast Track）连续式布线结构；实现快速加法器、计数器和比较器的专用进位链；实现高速、多输入逻辑函数的专用级联链；实现内部三态总线的三态模拟；多达六个全局时钟信号和四个全局清除信号。强大的I/O引脚功能：每个引脚都有一个独立的三态输出使能控制及漏极开路配置选项（Open-drain option）；可编程输出电压的摆率控制，

47、可有减少开关噪声。FLEX10KA、FLEX10KE、FLEX10KS器件支持热拔插。多种封装方式：用户可任意选择84600引脚的各种封装。封装形式有PLCC、TQFP、PQFP、RQFP、PGA、BGA等，同一种封装中的各种FLEX10K系列器件的引脚相兼容。FLEX10K还包括了一个优化界面，允许微处理器以串行方式或并行方式、同步方式或异步方式对FLEX10K器件进行配置。FLEX10K的这些特点使得FLEX10K器件成为替代传统门阵列专用的理想选择，其使用非常广泛；又由于FLEX10K系列的芯片都带有JTAG口（Joint Test Action Group联合测试行动组），能够使用JTAG PROGRAM指令进行配置；为了尽量简化电路，所以本设计采用FLEX10K系列产品中的FLEX10K器件，该型号芯片采用PLCC封装，有84个管脚，其中I/O引脚个数为59。FLEX10K的主要引脚和引脚名称的对应关系如表1所示。表1 FLEX10K10的主要引脚和引脚名称引脚名称输出引脚引脚名称输出引脚MSEL0(2)31MSEL1(2)32nSTATUS(2)55nCONFIG(