集成电路原理.pptx

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1、图图5151寄生分布阻容网络等效电路寄生分布阻容网络等效电路 若令：d连线厚度；W连线宽度；电阻率tox连线间介质厚度；扩散层=1/(N q)则：（5-1）第1页/共66页节点i的电位Vi响应与时间t的关系：（5-2）当 L0，有：（5-3）近似处理，求解得：（5-4）第2页/共66页若，则有：（5-5）注意：此时，若按集总模型处理：即将整个长连线等效为一总的R总、C总，则；图52集总模型等效电路第3页/共66页（5-6）可见，与分布网络分析情况差1/2的关系，而与实际测试相比，分布模型更为接近。因此，在分析长互连延迟时应采用分在分析长互连延迟时应采用分布布RCRC模型。模型。例51：已知：采

2、用1 m工艺，n+重掺杂多晶硅互连方块电阻R=15/，多晶硅与衬底间介质（SiO2）的厚度tox=6000。求：互连长度为1mm时所产生的延迟。第4页/共66页解：采用分布RC模型，得：第5页/共66页补充材料：补充材料：图图5353由边际电场效应产生的寄生电容由边际电场效应产生的寄生电容 Cff（Fringing Field）第6页/共66页对于1 mCMOS工艺，单位长度Cff如下表所示。C Cffff(fF/(fF/m)m)PolySiSubPolySiSub0.0430.043 0.0040.004Metal1SubMetal1Sub0.0440.044 0.0010.001Metal

3、2SubMetal2Sub0.0350.035 0.0010.001Metal3SubMetal3Sub0.0330.033 0.0010.001表51不同连线层与衬底间的Cff由此，可见上例中单位面积的边际电场效应电容为：Cff=0.043 4=0.172fF/m2而单位面积的平板电容：C平板=ox/tox=0.058fF/m2Cff与C平板已在同一量级，不能忽略，需重新计算：第7页/共66页2 2、导电层的选择、导电层的选择（1）VDD、VSS尽可能选用金属导电层，并适当增加连线宽度，只有在连线交叉“过桥”时，才考虑其他导电层。（2）多晶硅不宜用作长连线，一般也不用于VDD、VSS电源布线

4、。（3）通常应使晶体管等效电阻远大于连线电阻，以避免出现电压的“分压”现象，影响电路正常工作。（4）在信号高速传送和信号需在高阻连线上通过时，尤其要注意寄生电容的影响：扩散层与衬底间电容较大，很难驱动，在某些线路结构中还易引起电荷分享问题，因此，应使扩散连线尽可能短。第8页/共66页CMOSCMCMNCpnCGS,CGDCMOS单位面积栅电容=COX，是节点电容的主要组成部分CM Al场氧衬底间的电容（CMOS/10）CMN Al场氧n+区之间的电容（2 3CM）Cpn D、S与衬底之间的pn结电容（Nsub，Cpn）CGD对器件工作速度影响较大，可等效为输入端的一个密勒电容：Cm=(1+KV

5、)CGD，KV为电压放大系数。第9页/共66页图54寄生沟道形成示意图场开启场开启当互连跨过场氧区时，如果互连电位足够高，可能使场区表面反型，形成寄生沟道，使本不应连通的有源区导通，造成工作电流泄漏，使器件电路性能变差，乃至失效。第10页/共66页预防措施：（1）增厚场氧厚度tOX，使VTF，但需要增长场氧时间，对前部工序有影响，并将造成台阶陡峭，不利于布线。（2）对场区进行同型注入，提高衬底浓度，使VTF。但注意注入剂量不宜过高，以防止某些寄生电容增大，和击穿电压的下降。（3）版图设计时，尽量把可能产生寄生MOS管的扩散区间距拉大，以使W/L，ron，但这样将使芯片面积，集成度。第11页/共

6、66页CMOS电路中的闩锁（Latchup）效应闩锁效应为CMOS电路所独有，是由于CMOS结构中存在pnpn四层结构所形成的寄生可控硅造成的。所以nmos或pmos电路中不会出现。1、CMOS电路中寄生可控硅结构的形成图55CMOS反相器剖面图和寄生可控硅等效电路第12页/共66页由图55可见，由CMOS四层pnpn结构形成寄生可控硅结构。（1）正常情况下，n衬底与p阱之间的pn结反偏，仅有极小的反向漏电流，T1、T2截止。（2）当工作条件发生异常，VDD、VSS之间感生较大的衬底电流，在RS上产生较大压降。当T1管EB结两端压降达到EB结阈值电压，T1导通，通过RW吸收电流。当RW上压降足

7、够大，T2导通，从而使VDD、VSS之间形成通路，并保持低阻。当 npnpnp1，则发生电流放大，T1、T2构成正反馈，形成闩锁，此时，即使外加电压撤除仍将继续保持，VDD、VSS间电流不断增加，最终导致IC烧毁。第13页/共66页（3）诱发寄生可控硅触发的三个因素：T1、T2管的 值乘积大于1，即 npnpnp1。T1、T2管EB结均为正向偏置。电源提供的电流 维持电流IH。（4）诱发闩锁的外界条件：射线瞬间照射，强电场感应，电源电压过冲，跳变电压，环境温度剧变，电源电压突然增大等。第14页/共66页2、防止闩锁的措施A.版图设计和工艺上的防闩锁措施 使T1、T2的，npnpnp1。工艺上采

8、取背面掺金，中子辐射电子辐照等降低少子寿命。减少RS、RW使其远小于Ren、Rep。版图中加保护环，伪集电极保护结构，内部区域与外围分割 增多电源、地接触孔的数目，加粗电源线、地线对电源、地接触孔进行合理布局，减小有害的电位梯度。输入输出保护。采用重掺杂衬底上的外延层，阱下加p+埋层。制备“逆向阱”结构。采用深槽隔离技术。第15页/共66页B.器件外部的保护措施 电源并接稳压管。低频时加限流电阻（使电源电流30mA）尽量减小电路中的电容值。（一般C0.01 F）3、注意事项：输入电压不可超过VDD VSS范围。输入信号一定要等VDD VSS电压稳定后才能加入；关机应先关信号源，再关电源。不用的

9、输入端不能悬浮，应按逻辑关系的需要接VDD或VSS第16页/共66页5.2MOS集成电路的工艺设计CMOSIC的主要工艺流程1、Al栅CMOS工艺流程衬衬 底底 制制 备备（nSinSi，晶晶 向向，NaNa+=10=101010cmcm22，=3=3 6 6cmcm）一一次次氧氧化化p p 阱阱光光刻刻MKMK1 1注注入入氧氧化化p p 阱阱B B离离子子注注入入p p 阱阱B B再再分分布布p p+区区光光刻刻MKMK2 2B B淀淀积积p p+硼硼再再分分布布 n n+区区 光光 刻刻 MKMK3 3磷磷 淀淀 积积 磷磷 再再 分分 布布 PSGPSG淀淀 积积 增增 密密（8008

10、00 100100nmnm厚厚的的SiOSiO2 2，2.5%2.5%的的P P2 2OO5 5）栅栅光光刻刻MKMK4 4栅栅氧氧化化P P管管调调沟沟注注入入光光刻刻MKMK5 5P P管管调调沟沟硼硼注注入入N N管管调调沟沟注注入入光光刻刻MKMK6 6N N管管调调沟沟磷磷注注入入注注入入退退火火引引线线孔孔光光刻刻MKMK7 7蒸蒸发发AlAl（1.21.2 mm）反反刻刻AlAlMKMK8 8AlSiAlSi合合金金化化长长钝钝化化层层（含含2 2 3%3%P P2 2OO5 5的的PSGPSG，800800 100nm100nm）钝钝化化孔孔光光刻刻MKMK9 9前前工工序序结

11、束结束第17页/共66页2、多晶硅栅NMOS工艺流程（1）衬底制备典型厚度0.4 0.8mm，=75 125mm(3”5”)NA=1015 1016cm3=25 2cm（2）预氧在硅片表面生长一层厚SiO2，以保护表面，阻挡掺杂物进入衬底。第18页/共66页（3）涂光刻胶涂胶，甩胶，（几千转/分钟），烘干（100）固胶。（4）通过掩模版MASK对光刻胶曝光第19页/共66页（5）刻有源区。掩模版掩蔽区域下未被曝光的光刻胶被显影液洗掉；再将下面的SiO2用HF刻蚀掉，露出硅片表面。（6）淀积多晶硅除净曝光区残留的光刻胶（丙酮），在整个硅片上生长一层高质量的SiO2（约1000），即栅氧，然后再淀

12、积多晶硅（1 2 m）。第20页/共66页（7）刻多晶硅，自对准扩散用多晶硅版刻出多晶硅图形，再用有源区版刻掉有源区上的氧化层，高温下以n型杂质对有源区进行扩散（1000左右）。此时耐高温的多晶硅和下面的氧化层起掩蔽作用自对准工艺自对准工艺（8）刻接触孔在硅片上再生长一层SiO2，用接触孔版刻出接触孔。第21页/共66页（9）反刻Al除去其余的光刻胶，在整个硅片上蒸发或淀积一层Al（约1 m厚），用反刻Al的掩模版反刻、腐蚀出需要的Al连接图形。（10）刻钝化孔生长一层钝化层（如PSG），对器件/电路进行平坦化和保护。通过钝化版刻出钝化孔（压焊孔）。图56硅栅NMOS工艺流程示意图第22页/共

13、66页若要形成耗尽型NMOS器件，只需在第（5）、（6）步之间加一道掩模版，进行沟道区离子注入。NMOS工艺流程的实质性概括：P型掺杂的单晶硅片上生长一层厚SiO2。MK1刻出有源区或其他扩散区（薄氧化版/扩散版）。MK2形成耗尽型器件时，刻出离子注入区。MK3刻多晶硅图形（栅、多晶硅连线）。以多晶硅栅为掩模，进行D、S的自对准扩散。MK4刻接触孔。MK5反刻Al。MK6刻钝化孔（压焊点窗口）共用到共用到6 6道掩模版道掩模版第23页/共66页3、硅栅CMOS工艺（1）P阱CMOS工艺流程MK1P阱版，确定P阱深扩散区域（阱注入剂量1 1013cm2，能量60KeV）MK2确定薄氧化区，即有源

14、区。MK3多晶硅版。MK4P+版，和MK2一起确定所有的P+扩散区域（一般为B注入，4 1014cm2 2 1015cm2，60 80KeV）。MK5N+版，确定所有的N+区域（磷注入：8 1014 4 1015cm2，60 80KeV）第24页/共66页 MK6确定接触孔。实际上在此之前，一般先作PSG磷硅玻璃回流平坦化（4000 8000）。刻出接触孔后，下一步蒸Al前，要用H2SO4+H2O2液加5%HF氢氟酸清洗，确保Al与Si的良好接触和与SiO2的良好附着。MK7反刻Al，确定金属层的连接图形。MK8刻钝化孔，露出向外引线的压焊点。钝化层通常用PECVD实现：1000SiO2+40

15、00PSG+1000SiO2或5000 7000Si3N4共用到共用到8 8道掩模版道掩模版第25页/共66页（2 2）N N阱阱CMOSCMOS工艺工艺以Berkeley大学N阱CMOS工艺为例，介绍N阱CMOS工艺流程。确定磷注入的确定磷注入的N N阱区域阱区域生长栅氧，淀积生长栅氧，淀积SiSi3 3N N4 4刻刻出出P P型型衬衬底底上上面面的的薄薄氧氧层层，露露出出NMOSNMOS有源区窗口有源区窗口在在需需要要厚厚氧氧的的区区域域，SiSi3 3N N4 4被被有有选选择择性地刻蚀掉（等离子刻蚀或性地刻蚀掉（等离子刻蚀或RIERIE）Mask1NMask1N阱区阱区Mask2NM

16、OSMask2NMOS有源区有源区第26页/共66页用硼（用硼（B B）作作P P型场注入型场注入N N阱阱上上的的SiSi3 3N N4 4被被选选择择性性地地刻刻蚀蚀掉掉，露出场区露出场区用磷作用磷作N N型场注入型场注入刻蚀掉剩余的刻蚀掉剩余的SiSi3 3N N4 4层层Mask3PMOSMask3PMOS有源区有源区刻刻 出出 N N阱阱 上上 面面 的的 薄薄 氧氧 层层，露露 出出PMOSPMOS有源区窗口有源区窗口第27页/共66页调沟注入调沟注入在整个硅片上淀积重掺杂的在整个硅片上淀积重掺杂的N N型多晶硅型多晶硅刻刻N N沟沟MOSMOS多晶硅栅多晶硅栅砷砷（AsAs）注注

17、入入，在在未未被被多多晶晶硅硅覆覆盖盖的的衬底区域形成衬底区域形成n n+区区Mask4NMOSMask4NMOS栅栅第28页/共66页刻刻P P沟沟MOSMOS多多晶晶硅硅栅栅，引引入入硼硼注注入入，形形成成p p+区区整个硅片上淀积厚氧化层整个硅片上淀积厚氧化层确定接触孔确定接触孔淀积淀积AlAl，形成互连图形形成互连图形长钝化层，并刻出钝化孔，露出压焊点长钝化层，并刻出钝化孔，露出压焊点Mask5PMOSMask5PMOS栅栅Mask6Mask6接触孔接触孔Mask7Mask7刻金属刻金属Mask8Mask8钝化钝化第29页/共66页4、硅的局部氧化工艺SiSi3 3N N4 4（氨气氛

18、中硅烷氨气氛中硅烷SiHSiH4 4还原法生长）只能被缓慢氧化，还原法生长）只能被缓慢氧化，因此可用来保护下面的硅不被氧化。选择性腐蚀氮化硅因此可用来保护下面的硅不被氧化。选择性腐蚀氮化硅（180180左右的磷酸）后，留下氧化物图形（见图左右的磷酸）后，留下氧化物图形（见图5757）。）。图图5757局部氧化示意图局部氧化示意图由由SiSiSiOSiO2 2时，时，SiOSiO2 2的体的体积约增大为积约增大为SiSi体积的体积的2.22.2倍。因倍。因此，氧化物边缘台阶只有常规此，氧化物边缘台阶只有常规平面工艺的一半，有助于金属平面工艺的一半，有助于金属布线的连续性。布线的连续性。第30页/

19、共66页图图5858等平面工艺的实现等平面工艺的实现 如采用预腐蚀（腐蚀液：如采用预腐蚀（腐蚀液：HF+HNOHF+HNO3 3+H+H2 2OO或醋酸稀释）局部或醋酸稀释）局部氧化，则：以氧化，则：以SiSi3 3N N4 4为掩模，在下为掩模，在下一步进行氧化前将露出的一步进行氧化前将露出的SiSi有选择有选择地腐蚀掉一部分，减少地腐蚀掉一部分，减少SiSi的量，可的量，可使氧化后的表面与未氧化的使氧化后的表面与未氧化的SiSi表面表面基本保持在同一平面（除在窗口附基本保持在同一平面（除在窗口附近稍有起伏）近稍有起伏）等平面工艺等平面工艺等平面工艺等平面工艺。采用采用LOCOSLOCOS工

20、艺，与工艺，与浅结工艺浅结工艺结合，可起到较好的隔离表结合，可起到较好的隔离表面漏电流的作用，并能较好地实现硅片表面平坦化，有利于金面漏电流的作用，并能较好地实现硅片表面平坦化，有利于金属布线。属布线。第31页/共66页LOCOS工艺的缺点：氮化物直接长在硅表面，将在窗孔中引起较高的位错密度，氮化物直接长在硅表面，将在窗孔中引起较高的位错密度，因此通常在生长氮化物之前先长一层薄的氧化物（几十因此通常在生长氮化物之前先长一层薄的氧化物（几十），），降低因晶格失配导致的高位错密度。但这层薄氧化物的存在，降低因晶格失配导致的高位错密度。但这层薄氧化物的存在，使氮化物边缘下面产生一些氧化，形成一锥形的

21、氧化物穿进将使氮化物边缘下面产生一些氧化，形成一锥形的氧化物穿进将成为窗孔的区域，形似成为窗孔的区域，形似鸟嘴鸟嘴鸟嘴鸟嘴“Bird beak”Bird beak”。当氮化层被腐蚀掉当氮化层被腐蚀掉后，此后，此“鸟嘴鸟嘴”仍可能保留，在浅扩散时，将阻挡杂质进入仍可能保留，在浅扩散时，将阻挡杂质进入SiSi衬底内，使硅的有效使用面积降低。衬底内，使硅的有效使用面积降低。第32页/共66页“鸟嘴鸟嘴”将使将使MOSMOS管实际管实际的沟道宽度的沟道宽度WW减小，导致减小，导致I IDSDS比设计值偏低，并产生阈值比设计值偏低，并产生阈值电压电压V VT T随随WW减小迅速升高减小迅速升高形成所谓形

22、成所谓“窄沟效应窄沟效应”。图59“鸟嘴”的形成第33页/共66页CMOS工艺设计中阱工艺的选择1、P阱工艺 发展较早，技术较成熟。发展较早，技术较成熟。轻掺杂的轻掺杂的N N型衬底上作型衬底上作PMOSPMOS，P P阱内作阱内作NMOSNMOS，使使V VTPTP、V VTNTN的的 匹配较易调整。匹配较易调整。P P阱衬底浓度（阱衬底浓度（N ND D）较高，使较高，使 n n降低，降低，PMOSPMOS衬衬 底浓度底浓度N NA A较低，较低，p p有所提高，有利于有所提高，有利于P P管、管、N N管性能匹配。管性能匹配。2 2、N N阱工艺阱工艺 P P型衬底作型衬底作n n 阱，

23、与阱，与E/DNMOSE/DNMOS工艺兼容。工艺兼容。轻掺杂轻掺杂P P型衬底上的型衬底上的NMOSNMOS载流子迁移率载流子迁移率 n n提高，尤其适合用在提高，尤其适合用在 动态动态CMOSCMOS、PEPE逻辑、多米诺逻辑中。逻辑、多米诺逻辑中。第34页/共66页3、双阱工艺在高浓度n+衬底上生长高阻外延层（接近半绝缘状态），可分别作N阱、P阱，闩锁效应得到抑制。由双阱工艺思想发展到绝缘衬底上的CMOS技术SOI（SiliconOnInsulator）。第35页/共66页*圆片（圆片（WaferWafer）尺寸与衬底厚度：尺寸与衬底厚度：33 0.40.4mm5mm5 0.625mm0

24、.625mm44 0.525mm60.525mm6 0.75mm0.75mm 硅片的大部分用于机械支撑。硅片的大部分用于机械支撑。阱的深度阱的深度 D D、S S的结深的结深Xj+DXj+D、S S耗尽扩散耗尽扩散+阱与衬底间阱与衬底间PNPN结之间的耗尽扩散结之间的耗尽扩散+光刻、套刻间距光刻、套刻间距*阱深还与电源电压有关阱深还与电源电压有关VDD=5VVDD=5V，阱深阱深5 5 6 6 mm；VDD=10VVDD=10V，阱深阱深8 8 9 9 mm。第36页/共66页5.35.3MOSMOS集成电路的版图设计规则集成电路的版图设计规则图图510510基本的基本的 设计规则图解设计规则

25、图解 第37页/共66页 设计规则70年代末，Meed和Conway倡导以无量纲的“”为单位表示所有的几何尺寸限制，版图上所有图形和间距尺寸均为 的整数倍。通常 取栅长L的一半，又称等等比比例例设设计计规规则则。由于其规则简单，主要适合于芯片设计新手使用，或不要求芯片面积最小，电路特性最佳的应用场合。80年代中期，为适应VLSIMOS电路制造工艺，发展了以以微米为单位微米为单位的绝对值表示的版图规则。可针对一些细节进行具体设计，灵活性大，对电路性能的提高带来很大方便。适用于有经验的设计师以及力求挖掘工艺潜能的场合。第38页/共66页5.4MOS集成电路版图举例CMOS反相器的输入保护电路图图5

26、11511硅栅硅栅CMOSCMOS反相器的输入保护电路反相器的输入保护电路 第39页/共66页实际经验证明，为实现良好的限流作用，一般实际经验证明，为实现良好的限流作用，一般R R设计为设计为400400 800800 之间；为保证二极管有一定的瞬间大电流泄放能力，之间；为保证二极管有一定的瞬间大电流泄放能力，其面积设计为其面积设计为500500 800800 mm2 2之间比较合适。此外，之间比较合适。此外，D D1 1、D D2 2分别分别加有隔离环，以抑制闩锁效应。加有隔离环，以抑制闩锁效应。CMOS反相器版图举例图图512512为铝栅为铝栅CMOSCMOS反相器版图示意图。为了防止寄生

27、沟反相器版图示意图。为了防止寄生沟道以及道以及p p管、管、n n管的相互影响，采用了保护环或隔离环：对管的相互影响，采用了保护环或隔离环：对n n沟沟器件用器件用p p+环包围起来，环包围起来，p p沟器件用沟器件用n n+环隔离开，环隔离开，p p+、n n+环都以环都以反偏形式接到地和电源上，消除两种沟道间漏电的可能。反偏形式接到地和电源上，消除两种沟道间漏电的可能。第40页/共66页版图分解：版图分解：刻刻P P阱阱 刻刻P P+区区/环环 刻刻n n+区区/环环 刻栅、预刻接触孔刻栅、预刻接触孔 刻刻AlAl图图512512铝栅铝栅CMOSCMOS反相器版图示意图反相器版图示意图 第

28、41页/共66页NMOS反相器版图举例1、E/ENMOS反相器 刻有源区刻有源区 刻多晶硅刻多晶硅 刻接触孔刻接触孔 反刻反刻AlAl图图512512E/ENMOSE/ENMOS反相器版图示意反相器版图示意 第42页/共66页2 2、E/DNMOSE/DNMOS反相器反相器 刻有源区刻有源区 刻耗尽注入区刻耗尽注入区 刻多晶硅刻多晶硅 刻接触孔刻接触孔 反刻反刻AlAl图图513513E/DNMOSE/DNMOS反相器版图反相器版图 第43页/共66页CMOS与非门版图举例 刻刻P P阱阱 刻刻p p+环环 刻刻n n+环环 刻有源区刻有源区 刻多晶硅刻多晶硅 刻刻PSDPSD 刻刻NSDNS

29、D 刻接触孔刻接触孔 反刻反刻AlAl 图图514514硅栅硅栅CMOSCMOS与非门版图与非门版图 第44页/共66页5.5版图设计技巧1 1、布局要合理、布局要合理（1 1）引出端分布是否便于使用或与其他相关电路兼容，是否）引出端分布是否便于使用或与其他相关电路兼容，是否符合管壳引出线排列要求。符合管壳引出线排列要求。（2 2）特殊要求的单元是否安排合理，如）特殊要求的单元是否安排合理，如p p阱与阱与p p管漏源管漏源p p+区离区离远一些，使远一些，使 pnppnp ，抑制抑制LatchupLatchup，尤其要注意输出级。尤其要注意输出级。（3 3）布局是否紧凑，以节约芯片面积，一般

30、尽可能将各单元设）布局是否紧凑，以节约芯片面积，一般尽可能将各单元设计成方形。计成方形。（4 4）考虑到热场对器件工作的影响，应注意电路温度分布是否）考虑到热场对器件工作的影响，应注意电路温度分布是否合理。合理。第45页/共66页2 2、单元配置恰当、单元配置恰当（1 1）芯片面积降低）芯片面积降低10%10%，管芯成品率，管芯成品率/圆片可提高圆片可提高1515 20%20%。（2 2）多用并联形式，如或非门，少用串联形式，如与非门。）多用并联形式，如或非门，少用串联形式，如与非门。（3 3）大跨导管采用梳状或马蹄形，小跨导管采用条状图形，使）大跨导管采用梳状或马蹄形，小跨导管采用条状图形，

31、使 图形排列尽可能规整。图形排列尽可能规整。第46页/共66页哑铃状晶体管哑铃状晶体管(W过小过小)第47页/共66页3 3、布线合理、布线合理 布线面积往往为其电路元器件总面积的几倍，在多层布线中布线面积往往为其电路元器件总面积的几倍，在多层布线中 尤为突出。尤为突出。扩散条扩散条/多晶硅互连多为垂直方向，金属连线为水平方向，电多晶硅互连多为垂直方向，金属连线为水平方向，电 源地线采用金属线，与其他金属线平行。源地线采用金属线，与其他金属线平行。长连线选用金属。长连线选用金属。多晶硅穿过多晶硅穿过AlAl线下面时，长度尽可能短，以降低寄生电容。线下面时，长度尽可能短，以降低寄生电容。注意注意

32、VDDVDD、VSSVSS布线，连线要有适当的宽度。布线，连线要有适当的宽度。容容易易引引起起“串串扰扰”的的布布线线（主主要要为为传传送送不不同同信信号号的的连连线线），一一 定要远离，不可靠拢平行排列。定要远离，不可靠拢平行排列。第48页/共66页4、CMOS电路版图设计对布线和接触孔的特殊要求（1 1）为抑制）为抑制LatchupLatchup，要特别注意合理布置电源接触孔和要特别注意合理布置电源接触孔和V VDDDD引线，减小横向电流密度和横向电阻引线，减小横向电流密度和横向电阻R RS S、R RWW。采用接衬底的环行采用接衬底的环行V VDDDD布线。布线。增多增多V VDDDD、

33、V VSSSS接触孔，加大接触面积，增加连线牢固性。接触孔，加大接触面积，增加连线牢固性。对每一个对每一个V VDDDD孔，在相邻阱中配以对应的孔，在相邻阱中配以对应的V VSSSS接触孔，以增加接触孔，以增加 并行电流通路。并行电流通路。尽量使尽量使V VDDDD、V VSSSS接触孔的长边相互平行。接触孔的长边相互平行。接接V VDDDD的孔尽可能离阱近一些。的孔尽可能离阱近一些。接接V VSSSS的孔尽可能安排在阱的所有边上（的孔尽可能安排在阱的所有边上（P P阱）。阱）。第49页/共66页（2 2）尽量不要使多晶硅位于）尽量不要使多晶硅位于p p+区域上区域上多多晶晶硅硅大大多多用用n

34、 n+掺掺杂杂，以以获获得得较较低低的的电电阻阻率率。若若多多晶晶硅硅位位于于p p+区区域域，在在进进行行p p+掺掺杂杂时时多多晶晶硅硅已已存存在在，同同时时对对其其也也进进行行了了掺杂掺杂导致杂质补偿，使导致杂质补偿，使 多晶硅多晶硅 。（3 3）金属间距应留得较大一些（）金属间距应留得较大一些（3 3 或或4 4 ）因为，金属对光得反射能力强，使得光刻时难以精确分因为，金属对光得反射能力强，使得光刻时难以精确分辨金属边缘。应适当留以裕量。辨金属边缘。应适当留以裕量。5 5、双层金属布线时的优化方案、双层金属布线时的优化方案（1 1）全局电源线、地线和时钟线用第二层金属线。）全局电源线、

35、地线和时钟线用第二层金属线。（2 2）电源支线和信号线用第一层金属线（两层金属之间用）电源支线和信号线用第一层金属线（两层金属之间用 通孔连接）。通孔连接）。（3 3）尽可能使两层金属互相垂直，减小交叠部分得面积。）尽可能使两层金属互相垂直，减小交叠部分得面积。第50页/共66页SomeExamplesofLayoutDesign第51页/共66页一、晶体管第52页/共66页一维交叉对称消除线性梯度效应一维交叉对称消除线性梯度效应第53页/共66页对管匹配对管匹配第54页/共66页DummyDummy第55页/共66页二、电阻集成电路中常用的电阻有：多晶电阻，阱电阻，扩散电阻，金属薄膜电阻等。

36、1.多晶电阻多晶电阻R较大，性能较好。一般工艺较大，性能较好。一般工艺DoublePoly时，时，Ploy1为为Gate，Ploy2做电阻。做电阻。2.阱电阻阱电阻 R最大，相邻电阻间距也大。最大，相邻电阻间距也大。第56页/共66页3.扩散电阻扩散电阻 pSub上上N+扩散电阻扩散电阻噪声大，噪声大，nWell中中P+扩散电阻要好扩散电阻要好些。无些。无DoublePoly时，扩散电阻是比较好的选择。时，扩散电阻是比较好的选择。Ployresistor第57页/共66页4.电阻匹配电阻匹配第58页/共66页第59页/共66页三、电容1.MOS电容电容C较大，制作方便。较大，制作方便。nA 1

37、00100m22.PIP电容电容第60页/共66页第61页/共66页3.MIM电容电容4.三明治电容三明治电容第62页/共66页第63页/共66页5.电容阵列电容阵列 共心布局共心布局(CommonCentroid)哑元哑元(DummyCell)第64页/共66页 第五章第五章 MOSMOS集成电路的版图设计集成电路的版图设计1 1、MOSICMOSIC的寄生效应：寄生电阻、寄生电容、寄生沟道、的寄生效应：寄生电阻、寄生电容、寄生沟道、闩锁效应及其抑制改善措施。闩锁效应及其抑制改善措施。2 2、了解、了解AlAl栅工艺主要流程，掌握栅工艺主要流程，掌握 P P阱阱/N/N阱硅栅阱硅栅CMOSCMOS工艺工艺流程，通过比较流程，通过比较AlAl栅和硅栅的流程理解栅和硅栅的流程理解“自对准自对准”工艺工艺。3 3、重点掌握、重点掌握CMOSCMOS电路版图识别与提取，包括硅栅和电路版图识别与提取，包括硅栅和AlAl栅。栅。结合实验掌握版图设计的软件使用和基本设计技巧。结合实验掌握版图设计的软件使用和基本设计技巧。第65页/共66页感谢您的观看。第66页/共66页