计算机组成原理讲义运算器优秀课件.ppt

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1、计算机组成原理讲义运算器计算机组成原理讲义运算器第1页，本讲稿共48页本讲内容本讲内容v加减法运算及其实现加减法运算及其实现v乘法运算及其实现（重点）乘法运算及其实现（重点）v除法运算除法运算v浮点数运算浮点数运算v十进制数运算十进制数运算第2页，本讲稿共48页v加减法运算及其实现加减法运算及其实现v乘法运算及其实现（重点）乘法运算及其实现（重点）v除法运算除法运算v浮点数运算浮点数运算v十进制数运算十进制数运算第3页，本讲稿共48页1.1 1.1 加减法运算机器实现加减法运算机器实现v原则（以定点整数为例说明）原则（以定点整数为例说明）vX补补与与X补补若若则则第4页，本讲稿共48页1.1

2、1.1 加减法运算机器实现加减法运算机器实现v加法单元（全加器）加法单元（全加器）AiBiCiCi+1Si第5页，本讲稿共48页1.1 1.1 加减法运算机器实现加减法运算机器实现v并行加法器串行进位并行加法器串行进位串行进位的特点：1.进位串行传递2.进位延时较长第6页，本讲稿共48页1.1 1.1 加减法运算机器实现加减法运算机器实现v并行加法器并行进位（或先行进位）并行加法器并行进位（或先行进位）v并行进位的特点并行进位的特点同时产生进位同时产生进位加法延时缩短加法延时缩短实现相对复杂实现相对复杂第7页，本讲稿共48页1.1 1.1 加减法运算机器实现加减法运算机器实现v并行进位链并行进

3、位链第8页，本讲稿共48页1.1 1.1 加减法运算机器实现加减法运算机器实现v并行进位加法器并行进位加法器第9页，本讲稿共48页1.1 1.1 加减法运算机器实现加减法运算机器实现v分组并行进位加法器（组内并行，组间传递）分组并行进位加法器（组内并行，组间传递）第10页，本讲稿共48页1.1 1.1 加减法运算机器实现加减法运算机器实现v分组并行进位加法器（组内并行，组间并行）分组并行进位加法器（组内并行，组间并行）第11页，本讲稿共48页v加减法运算及其实现加减法运算及其实现v乘法运算及其实现（重点）乘法运算及其实现（重点）v除法运算除法运算v浮点数运算浮点数运算v十进制数运算十进制数运算

4、第12页，本讲稿共48页2.1 2.1 无符号数乘法及其实现无符号数乘法及其实现v笔算分析笔算分析1101 1011v机器算法改进机器算法改进通过多次加法实现乘法通过多次加法实现乘法每次加法均在上一次加法的结果每次加法均在上一次加法的结果(部分积部分积)的基础上进行的基础上进行每完成一次加法，结果右移一位每完成一次加法，结果右移一位v举例举例第13页，本讲稿共48页2.1 2.1 无符号数乘法及其实现无符号数乘法及其实现v算法推导（以定点整数为例）算法推导（以定点整数为例）第14页，本讲稿共48页2.1 2.1 无符号数乘法及其实现无符号数乘法及其实现变成分步算式：变成分步算式：第15页，本讲

5、稿共48页2.1 2.1 无符号数乘法及其实现无符号数乘法及其实现v逻辑实现逻辑实现逻辑部件逻辑部件加法器加法器Adder被乘数寄存器被乘数寄存器M乘数寄存器乘数寄存器Q（乘积低位部分）（乘积低位部分）累加器累加器A（部分积，乘积高位部分）（部分积，乘积高位部分）控制逻辑控制逻辑数据通路数据通路Adder MAdder AA AdderA Shr A,Q Shr Q,Qn-1 A0第16页，本讲稿共48页2.1 2.1 无符号数乘法及其实现无符号数乘法及其实现v逻辑实现结构图逻辑实现结构图第17页，本讲稿共48页2.2 2.2 补码乘法及其实现补码乘法及其实现v补码乘法规则补码乘法规则乘积的补

6、码被乘数的补码乘积的补码被乘数的补码 乘数的真值乘数的真值v问题与约束问题与约束参加运算的操作数本身是补码形式参加运算的操作数本身是补码形式机器中不能直接表示真值机器中不能直接表示真值必须寻求一种直接利用操作数补码进行运算来实现补码乘必须寻求一种直接利用操作数补码进行运算来实现补码乘法的算法法的算法结果要求直接是补码形式结果要求直接是补码形式第18页，本讲稿共48页2.2 2.2 补码乘法及其实现（一位比较法，又称一位补码乘法及其实现（一位比较法，又称一位BoothBooth法）法）v补码表示与真值的关系补码表示与真值的关系v比较法算法推导（以定点整数为例）比较法算法推导（以定点整数为例）第1

7、9页，本讲稿共48页2.2 2.2 补码乘法及其实现（一位比较法，又称一位补码乘法及其实现（一位比较法，又称一位BoothBooth法）法）变成分步算式：变成分步算式：第20页，本讲稿共48页2.2 2.2 补码乘法及其实现（一位比较法，又称一位补码乘法及其实现（一位比较法，又称一位BoothBooth法）法）v算法规则算法规则比较乘数相邻的两位：比较乘数相邻的两位：Qi 和和 Qi-1Qi Qi-1=00 或或 11，上一次部分积直接右移一位形成新，上一次部分积直接右移一位形成新的部分积的部分积Qi Qi-1=01，上一次部分积加上被乘数补码后右移一位形成，上一次部分积加上被乘数补码后右移一

8、位形成新的部分积新的部分积Qi Qi-1=10，上一次部分积减去被乘数补码后右移一位形，上一次部分积减去被乘数补码后右移一位形成新的部分积成新的部分积重复重复 n 次。次。对于对于 n 位数的一位比较法，需要执行位数的一位比较法，需要执行 n 次加法运算和次加法运算和 n 次次移位运算。移位运算。v举例举例第21页，本讲稿共48页2.2 2.2 补码乘法及其实现（一位比较法，又称一位补码乘法及其实现（一位比较法，又称一位BoothBooth法）法）v流程图流程图第22页，本讲稿共48页2.2 2.2 补码乘法及其实现（一位比较法，又称一位补码乘法及其实现（一位比较法，又称一位BoothBoot

9、h法）法）v逻辑实现逻辑实现采用两位符号位（为什么？）采用两位符号位（为什么？）加法器加法器ADDER（n+1位）位）累加器累加器A（n+1位），保存部分积，最后保存乘积位），保存部分积，最后保存乘积高位部分高位部分被乘数寄存器被乘数寄存器M乘数寄存器乘数寄存器Q，最后保存结果低位部分，最后保存结果低位部分计数器计数器Counter，对运算次数计算，对运算次数计算触发器，控制逻辑等触发器，控制逻辑等第23页，本讲稿共48页2.2 2.2 补码乘法及其实现（一位比较法，又称一位补码乘法及其实现（一位比较法，又称一位BoothBooth法）法）v数据通路及微操作控制信号数据通路及微操作控制信号P0

10、：Shr A,Shr Q,Qn-1 A0P1：ADD AP2：ADD MP3：ADD NOT MP4：Counter Counter-1P5：A ADD 第24页，本讲稿共48页2.2 2.2 补码乘法及其实现（一位比较法，又称一位补码乘法及其实现（一位比较法，又称一位BoothBooth法）法）v实现结构图实现结构图第25页，本讲稿共48页2.2 2.2 补码乘法及其实现（二位比较法）补码乘法及其实现（二位比较法）v二位比较法二位比较法在一位比较法的基础上，对算法进行改进，每次比较乘数相邻的在一位比较法的基础上，对算法进行改进，每次比较乘数相邻的 3 位，位，根据不同的组合，对部分积进行不同

11、的加减运算，然后对结果右移根据不同的组合，对部分积进行不同的加减运算，然后对结果右移 2 位，形成位，形成新的部分积。新的部分积。算法推导如下：算法推导如下：1 1位位比比较较法法2 2位位比比较较法法第26页，本讲稿共48页2.2 2.2 补码乘法及其实现（二位比较法）补码乘法及其实现（二位比较法）v算法规则算法规则比较乘数相邻的比较乘数相邻的3 位：位：Qi+1、Qi 和和 Qi-1Qi+1 Qi Qi-1=000 或或 111，A 1/4 AQi+1 Qi Qi-1=010 或或 001，A 1/4(A+M)Qi+1 Qi Qi-1=110 或或 101，A 1/4(A-M)Qi+1 Q

12、i Qi-1=011，A 1/4(A+2M)Qi+1 Qi Qi-1=100，A 1/4(A-2M)重复重复 n/2 次次(n为偶数）或（为偶数）或（n+1)/2次（次（n为奇数为奇数)。n为奇数时为奇数时,最后一次采用最后一次采用1位比较法算法位比较法算法.采用采用3位符号位位符号位(Why?)第27页，本讲稿共48页2.3 2.3 阵列乘法器阵列乘法器v基本思路基本思路利用若干全加器，完全由硬件直接计算乘法结果利用若干全加器，完全由硬件直接计算乘法结果以以 4 位无符号数为例位无符号数为例第28页，本讲稿共48页2.3 2.3 阵列乘法器阵列乘法器v实现电路实现电路第29页，本讲稿共48页

13、2.3 2.3 阵列乘法器阵列乘法器v总结：总结：对于n位的阵列乘法，需全加器n(n-1)个最长路径2(n-1)个全加器延时最后的串性进位可采用先行进位加法器第30页，本讲稿共48页v加减法运算及其实现v乘法运算及其实现（重点）v除法运算v浮点数运算v十进制数运算第31页，本讲稿共48页v除法运算的特点除法运算的特点结果分为两个部分：结果分为两个部分：商商 和和 余数余数。余数分为余数分为 真余数真余数 和和 假余数假余数，规定余数符号与被除数相同为真余数。，规定余数符号与被除数相同为真余数。由于机器数表示范围的限制，除法开始时，应该先判断除法是否可能造成由于机器数表示范围的限制，除法开始时，

14、应该先判断除法是否可能造成溢出，即除法的商值是否能在表示范围之内。溢出，即除法的商值是否能在表示范围之内。除法运算的基本思路：从被除数中试减除数，通过判断余数的真假（是否够减）来除法运算的基本思路：从被除数中试减除数，通过判断余数的真假（是否够减）来决定商的值。决定商的值。v除法溢出的条件B:2n位被除数（包括符号位）A:n位除数Q:n位商R:n位余数 第32页，本讲稿共48页3.1 3.1 原码除法（以定点整数正数为例）恢复余数法原码除法（以定点整数正数为例）恢复余数法v算法推导算法推导第33页，本讲稿共48页3.1 3.1 原码除法（以定点整数正数为例）恢复余数法原码除法（以定点整数正数为

15、例）恢复余数法上式写成分步运算：上式写成分步运算：v其中其中R0，R1等是每一步运算后的余数，均应为真余数。通过等是每一步运算后的余数，均应为真余数。通过分析分析 Ri 确定每一位商的确定每一位商的 qi 取值。取值。第34页，本讲稿共48页3.1 3.1 原码除法（以定点整数正数为例）恢复余数法原码除法（以定点整数正数为例）恢复余数法v确定商的规则分析确定商的规则分析第35页，本讲稿共48页3.1 3.1 原码除法（以定点整数正数为例）恢复余数法原码除法（以定点整数正数为例）恢复余数法v溢出判断规则分析溢出判断规则分析第36页，本讲稿共48页3.1 3.1 原码除法（以定点整数正数为例）恢复

16、余数法原码除法（以定点整数正数为例）恢复余数法v恢复余数法运算规则恢复余数法运算规则（1）判断溢出：被除数）判断溢出：被除数B左移一位后减除数。若余数为正则溢出，停止运算；左移一位后减除数。若余数为正则溢出，停止运算；否则商否则商 Qn-1=0，恢复余数。，恢复余数。（2）余数左移一位，减除数，若余数为正，则商余数左移一位，减除数，若余数为正，则商1，余数为真余数；否则商，余数为真余数；否则商0，余，余数为假余数，恢复余数。数为假余数，恢复余数。（3）重复（）重复（2）步直至最后一位）步直至最后一位v举例举例 00101101 0111第37页，本讲稿共48页3.2 3.2 原码除法加减交替法

17、原码除法加减交替法v算法：对恢复余数法的算法进行改进算法：对恢复余数法的算法进行改进第38页，本讲稿共48页3.2 3.2 原码除法加减交替法原码除法加减交替法v加减交替法运算规则加减交替法运算规则（1）判断溢出：被除数）判断溢出：被除数B左移一位后减除数。若余数为正则溢出，停左移一位后减除数。若余数为正则溢出，停止运算；否则继续止运算；否则继续。（2）若余数为负，商若余数为负，商 0 0，然后余数左移一位加除数，形成新的余数；，然后余数左移一位加除数，形成新的余数；若余数为正，则商若余数为正，则商1，然后余数左移一位减除数，形成新的余数。，然后余数左移一位减除数，形成新的余数。（3）重复（）

18、重复（2）步直至最后一位。）步直至最后一位。（4）如果最后一次的商为）如果最后一次的商为0，要恢复余数，即在最后的余数上加上，要恢复余数，即在最后的余数上加上除数。除数。第39页，本讲稿共48页3.2 3.2 原码除法加减交替法原码除法加减交替法v加减交替法逻辑实现加减交替法逻辑实现采用两位符号位采用两位符号位加法器加法器ADDER（n+1位）位）累加器累加器A（n+1位），被除数高位部分，最后保位），被除数高位部分，最后保存余数存余数除数寄存器除数寄存器M商寄存器商寄存器Q，同时是被除数低位部分，同时是被除数低位部分计数器计数器Counter，对运算次数计算，对运算次数计算触发器，控制逻辑等

19、触发器，控制逻辑等第40页，本讲稿共48页3.2 3.2 原码除法加减交替法原码除法加减交替法v数据通路及微操作控制信号数据通路及微操作控制信号P0：Shl A,Shl Q,A0 Qn-1 P1：ADD AP2：ADD MP3：ADD Not MP4：Counter Counter-1P5：A ADD 第41页，本讲稿共48页3.2 3.2 原码除法加减交替法原码除法加减交替法v逻辑结构图逻辑结构图第42页，本讲稿共48页3.3 3.3 补码除法（加减交替法）补码除法（加减交替法）v要求要求参加运算的操作数是补码形式得到的商和余数直接是补码形式v运算规则运算规则第43页，本讲稿共48页3.3

20、3.3 补码除法（加减交替法）补码除法（加减交替法）v规则说明规则说明v商的修正商的修正第44页，本讲稿共48页v加减法运算及其实现v乘法运算及其实现（重点）v除法运算v浮点数运算v十进制数运算第45页，本讲稿共48页4.1 4.1 浮点数的运算与实现浮点数的运算与实现v浮点数的加减法运算浮点数的加减法运算规格化规格化对阶（小阶向大阶对齐）对阶（小阶向大阶对齐）尾数加减运算尾数加减运算结果规格化结果规格化结果溢出问题结果溢出问题 v浮点数的乘除法运算浮点数的乘除法运算乘法：阶码相加，尾数相乘，结果规格化。乘法：阶码相加，尾数相乘，结果规格化。除法：阶码相减，尾数相除，结果规格化。除法：阶码相减，尾数相除，结果规格化。v浮点数运算的实现浮点数运算的实现软件实现软件实现 硬件实现：定点数与浮点数共享运算部件硬件实现：定点数与浮点数共享运算部件第46页，本讲稿共48页v加减法运算及其实现v乘法运算及其实现（重点）v除法运算v浮点数运算v十进制数运算第47页，本讲稿共48页5.1 5.1 十进制数的运算十进制数的运算v余余3码的加法码的加法有进位，加有进位，加3修正修正 无进位，减无进位，减3修正修正 vBCD码加法码加法无进位，结果不必修正无进位，结果不必修正 出现非码，加出现非码，加6修正修正 有进位，加有进位，加6修正修正 第48页，本讲稿共48页