Local-Bus总线原理26152.pdf

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1、Local Bus 总线原理 相信搞硬件的朋友都应该对 Local Bus 总线非常熟悉，在当今的通信电子领域中，几乎所有的 CPU 小系统中都有它的身影。Local Bus 总线又称为 CPU总线，根据高低位地址线序的差异，又可分为 Motorola CPU 总线和 Intel CPU总线。古老的 CS51 单片机就是 Intel CPU 总线的典型代表，而我们常用的 Power PC 就是 Motorola CPU 总线架构，它是从 60X 总线衍变过来的(60X 总线支持 64、32、16、8 四种可选位宽模式)，由于 Local Bus 总线是直接从 60X 总线上通过桥片分出来的，所

2、以它和 60X 总线是同步同频的，进行数据数据读写时与 60X总线共享带宽，不需要内核提供额外的处理。如下图所示：Device Bus(数据/地址复用总线解复用后的 Device Bus 叫 Local Bus)总线一般采用数据/地址线复用的形式，通常为 32 位宽，使用时需要将总线的数据和地址分离出来再分别接到目标器件的数据和地址端口，如连接到低速设备时还需要通过 Buffer 起来来进行驱动和隔离。在早期的设计中，通过用信号锁存器来分离总线中的数据和地址(如经典锁存器 SN74LVC16373)，不过现在基本上都是通过逻辑器件 CPLD 来进行解复用的。利用锁存器 373 对 Device

3、 Bus 总线数据/地址解复用原理如下图所示。在上图中，L_ALE 是地址锁存信号，低电平有效，当 L_ALE 出现一个低电平脉冲时，锁存器的输入端口对 LAD31:0信号进行采样、锁存并从输出端口输出，直到下一个 L_ALE 低电平脉冲到来时，其输出状态才发生改变，Device Bus总线在输出地址信号时将 L_ALE 信号驱动为低电平，输出数据信号时，将 L_ALE驱动为高电平，锁存器正式利用这个特点轻松实现 Device Bus 总线上数据和地址的分离。Local Bus 总线上的数据读写分为同步模式和异步模式。在同步模式下，需要一个外部时钟信号供接收端和发送端共用，利用时钟信号的上升沿

4、对数据进行采样，SDRAM、SSRAM 等高速信号使用同步模式；异步传输模式下，不使用时钟信号对数据进行采样(芯片内部还是需要有系统参考时钟来产生时序的)，而是利用片选信号 CS、写使能信号 WE 和读使能信号 OE 对数据进行采样，使用异步模式的器件有 FLASH、BOOTROM 等。Device Bus 总线数据及控制信号列表及功能说明：1).LAD31:0：数据/地址复用信号，数据线宽度可设为 8、16、32 为三种模式；地址线根数可根据实际存储空间大小来选取，比如，16 根地址线可支持的寻址空间大小为(针对 8 位宽存储器件，16 位宽存储器件需要乘以 2，其他类推)：21665536

5、Byte=64KByte。做为地址线时是单向输出，三态总线，LVTTL电平。做为数据线时是输入/输出双向信号，三态 LVTTL。2).CS_L：Chip Select，器件片选信号，低电平信号，Local Bus 总线上每个器件都有一个独立的 CS_L 信号，某个器件上的 CS_L 信号为低电平时表示这个器件被选中，Local Bus 总线主控制器可以对其进行读写操作；3).WE_L：Write Enable，写使能信号，低电平有效，Local Bus 总线上的 WE_L 信号为低电平时，表示在进行写操作，在异步传输模式下，它与 CS_L信号配合对写数据进行采样；4).OE_L：Output

6、Enable，读使能信号，跟 WE_L 类似，在异步传输模式下与 CS_L 信号配合对读数据进行采样；5).ALE_L：地址锁存信号，低有效，其功能已经在前面介绍过了，不在赘述；6).Rdv:应答信号，对读写操作进行应答；7).INT：中断输入信号；8).RST_L：复位信号；9).CLK：参考时钟信号，只在同步传输模式下使用，异步模式下不使用，设计中将其悬空即可。实际应用中，一般只使用 LDA/CS_L/WE_L/OE_L/ALE_L 这些信号，其他信号作为选用。上面介绍的是针对 Intel CPU 总线的，Motorola CPU 总线有一点点差异，后者将 OE_L 和 WE_L 合并成一

7、根控制信号，称为 R/W，当其为高电平时表示“读”操作，为低电平时表示“写”操作。另外，后者还有一个 DS 控制信号，当其为低电平时表示总线上传输的数据是有效的，否则为无效。如果 Local Bus 总线上挂 SDRAM 等高速存器器件时还需要行列选择信号RAS 和 CAS 以及数据奇偶校验信号 DP。CPU 总线的大端模式和小端模式 Intel 系列的 CPU 总线是小端模式，也叫 Little-endian byte ordering，其特点是低有效字节在低地址位，高有效字节在高地址位。Motorola CPU 及 Power PC 架构总线是大端模式，也叫 Big-endian byte

8、 ordering，其特点是低有效字节在高地址位，高有效字节在低地址位。所以在使用大端模式总线连接外部器件时需要将地址线进行倒序，即最高位地址线与外部器件的最低地址位相连，最低地址位地址线与外部器件的最高地址位相连，其他依次连接。Local Bus 总线的读写时序 下图为 FLASH 器件 MX29LV002CBTI 的读时序，该 FLASH 器件提供的 Local Bus 接口，Addresses 信号是从 Local BUS 地址信号(已经解复用了)，Outputs是 Local bus 的数据信号。在第一个时钟周期内，Address 信号线上传输的是目标器件的地址信号，此时 CS#、OE

9、#、WE#都处于高电平无效状态，并且 Outputs输出的数据无效。在第二个时钟周期内，CE#变为低电平，表示目标器件已经被选中，接着 OE#也变为低电平(大多数情况下，CS#和 OE#几乎是同时有效的)，表示开始进行读操作，主控制器在 CE#和 OE#都为低电平有效的时候对 Outputs 上的数据进行采样(通常做一定的延时后再采样，以保证采样数据的正确性)，采样到的数据即为要读取的数据。WE#和 OE#不会同时变低的，因为 Local Bus 总线是半双工工作方式，不可能同时进行读写两种操作。(点开看清楚大图)下图为 FLASH 器件 MX29LV002CBTI 的写时序，在 WE#和 C

10、S#同时为低有效的情况下，Flash 器件从数据总线上采样数据，然后写到指定的地址空间里去。对比下这两个图，我们会发现，读操作时，OE#信号差不多在 ADD Valid 周期的中间部分有效，而写操作时，WE#信号几乎在 ADD Valid 周期的开始部分有效，为什么有这个差异呢其实想想也不难，因为读操作流程是：总线控制器给目标器件发读取数据指令，等目标器件收到指令后再将总线控制器要读取的数据传回来，这中间有线路的延时及目标器件的延时。而写操作则不然，可以将写操作命令和要写的数据同时传到目标器件那边去，几乎没什么延时。Local Bus 总线的典型应用如下图所示：如上图所示，CPLD 对 Dev

11、ice bus 总线进行了解复用后连接到 FPGA、FLASH和NVRAM(CPLD可以对Local Bus总线的大小端模式进行切换)，利用CS0_L、CS1_L 和 CS2_L 三根片选信号线来区分 Local bus 总线上的三个器件。FPGA 使用了 32 根数据线中的 16 根，32 根地址线中的 26 根。我们再仔细看一下其地址线标号，为 A26:1，我们也许会疑问，会不会是搞错了啊，怎么不是从最低位地址 AO 开始啊是的，我没有写错，你也没有看错，实际上就是从 A1 开始的。这是因为当数据线宽度为 16 位双字节模式(也叫 WORD 模式，四个字节叫 DWORD 模式，单字节叫 BYTE 模式)时，Local bus 总线的 A1 变为地址的最低位(A0 悬空不用)，用它去连接器件的最低位地址线 A0。这其实也很好理解，因为对于同样大的存储空间来说(我们可以将存储空间想象纵横交错的棋盘状)，当数据线 D(棋盘中的横线)增加一倍的情况下(从 8位增加到 16 位)，要想保持数据线和地址线的乘积不变(存储空间容量不变)，那么就要将地址线减少一半(对于译码前的数据线来说，就是减少一根线)。下面的NVRAM 用的是 8 位 BYTE 模式，所以最低位地址仍然用 A0 去接。