Quartus-II-四位全加器.docx

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1、1. 系统电路架构2. 练习使用试验箱3. VHDL语言入门EDA软件开发平台161Quartus II1. 设计一个四位的全加器falladder考虑到低位过来的进位（半加器halfadder不需要考虑低位的进位）半加器：S=AB C=AB（半加器的真值表）输入输出被加数A加数B和数S进位数C0000011010101101（半加器的电路）见下图全加器：S=ABCI C=AB+BC+AC（全加器的真值表） 输入输出AiBiCi-1SiCi0000000110010100110110010101011100111111（全加器的电路）见下图注意工程文件名不能以数字开头且不能以下划线结尾将底层文

2、件生成为顶层文件将半加器创造为符号图元由此可以添加所设置的符合元作为库文件添置原件(半加器作为独立元件在Device Design Files 里添加)此时半加器可以作为独立的原件作为下一层的电路设计的独立元。将一位全加器设置为单元，为下面的四位全加器做准备调用四个一位全加器，作为四位全加器的原件来设计四位全加器完成四位全加器的制作也可将输入输出端口改为总线形式：输入端口a3.0、b3.0 相对应的节点分别为a0 a1 a2 a3;输出端口sum3.0 sum0 sum1 sum2 sum3;连接好电路图，现在开始进行仿真首先将四位全加器置顶进行仿真总结：Project：add4bit.qpf半加器halfadder.bdf全加器fallfadder.bdf四位全加器add4bit.bdf完成设计在编译的过程中要将其设置为顶层文件