XilinxFPGA引脚功能详细介绍.doc

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1、 引脚功能详细介绍 注：技术交流用，希望对大家有所帮助。IO_LXXY_# 用户 IO 引脚 XX 代表某个 Bank 内唯一的一对引脚，Y=P|N代表对上升沿还是下降沿敏感，#代表 bank 号 2. IO_LXXY_ZZZ_# 多功能引脚 ZZZ 代表在用户 IO 的基本上添加一个或多个以下功能。 Dn：I/O（在 readback 期间） ，在 selectMAP 或者 BPI 模式下，D15:0配置为数据口。 在从 SelectMAP 读反馈期间，如果 RDWR_B=1，则这些引脚变成输出口。配置完成后， 这些引脚又作为普通用户引脚。 D0_DIN_MISO_MISO1：I，在并口模式

2、（SelectMAP/BPI）下，D0 是数据的最低位， 在 Bit-serial 模式下，DIN 是信号数据的输入；在 SPI 模式下，MISO 是主输入或者从输出； 在 SPI*2 或者 SPI*4 模式下，MISO1 是 SPI 总线的第二位。 D1_MISO2，D2_MISO3：I，在并口模式下，D1 和 D2 是数据总线的低位；在 SPI*4 模式下，MISO2 和 MISO3 是 SPI 总线的 MSBs。 An：O，A25:0为 BPI 模式的地址位。配置完成后，变为用户 I/O 口。 AWAKE：O，电源保存挂起模式的状态输出引脚。SUSPEND 是一个专用引脚， AWAKE

3、是一个多功能引脚。除非 SUSPEND 模式被使能，AWAKE 被用作用户 I/O。 MOSI_CSI_B_MISO0：I/O，在 SPI 模式下，主输出或者从输入；在 SelectMAP 模式 下，CSI_B 是一个低电平有效的片选信号；在 SPI*2 或者 SPI*4 的模式下，MISO0 是 SPI 总线的第一位数据。 FCS_B：O，BPI flash 的片选信号。 FOE_B：O，BPI flash 的输出使能信号 FWE_B：O，BPI flash 的写使用信号 LDC：O，BPI 模式配置期间为低电平 HDC：O，BPI 模式配置期间为高电平 CSO_B：O，在并口模式下，工具链

4、片选信号。在 SPI 模式下，为 SPI flsah 片选信号。IRDY1/2,TRDY1/2：O，在 PCI 设计中，以 LogiCORE IP 方式使用。 DOUT_BUSY：O，在 SelectMAP 模式下，BUSY 表示设备状态；在位串口模式下， DOUT 提供配置数据流。 RDWR_B_VREF：I，在 SelectMAP 模式下，这是一个低电平有效的写使能信号；配 置完成后，如果需要，可以在 BANK2 中做为 Vref。 HSWAPEN：I，在配置之后和配置过程中，低电平使用上拉。 INIT_B：双向，开漏，低电平表示配置内存已经被清理；保持低电平，配置被延迟； 在配置过程中，

5、低电平表示配置数据错误已经发生；配置完成后，可以用来指示 POST_CRC 状态。 SCPn：I，挂起控制引脚 SCP7:0，用于挂起多引脚唤醒特性。 CMPMOSI，CMPMISO，CMPCLK：N/A，保留。 M0，M1：I，配置模式选择。M0=并口（0）或者串口（1） ，M1=主机（0）或者从机 （1） 。 CCLK：I/O，配置时钟，主模式下输出，从模式下输入。 USERCCLK：I，主模式下，可行用户配置时钟。 GCLK：I，这些引脚连接到全局时钟缓存器，在不需要时钟的时候，这些引脚可以作为常规用户引脚。 VREF_#：N/A，这些是输入临界电压引脚。当外部的临界电压不必要时，他可以

6、作为 普通引脚。当做作 bank 内参考电压时，所有的 VRef 都必须被接上。 3. 多功能内存控制引脚 M#DQn：I/O，bank#内存控制数据线 D15:0 M#LDQS：I/O，bank#内存控制器低数据选通脚 M#LDQSN：I/O，bank#中内存控制器低数据选通 N M#UDQS：I/O，bank#内存控制器高数据选通脚 M#UDQSN：I/O，bank#内存控制器高数据选通 N M#An：O，bank#内存控制器地址线 A14:0 M#BAn：O，bank#内存控制 bank 地址 BA2:0 M#LDM：O，bank#内存控制器低位掩码 M#UDM：O，bank#内存控制器

7、高位掩码 M#CLK：O，bank#内存控制器时钟 M#CLKN：O，bank#内存控制器时钟，低电平有效 M#CASN：O，bank#内存控制器低电平有效行地址选通 M#RASN：O，bank#内存控制器低电平有效列地址选通 M#ODT：O，bank#内存控制器外部内存的终端信号控制 M#WE：O，bank#内存控制器写使能 M#CKE：O，bank#内存控制器时钟使能 M#RESET：O，bank#内存控制器复位 4.专用引脚 DONE_2：I/O，DONE 是一个可选的带有内部上拉电阻的双向信号。作为输出，这个 引脚说明配置过程已经完成；作为输入，配置为低电平可以延迟启动。 PROGRA

8、M_B_2：I，低电平异步复位逻辑。这个引脚有一个默认的弱上拉电阻。 SUSPEND：I，电源保护挂起模式的高电平有效控制输入引脚。SUSPEND 是一个专用 引脚，而 AWAKE 是一个复用引用。必须通过配置选项使能。如果挂起模式没有使用，这 个引脚接地。 TCK：I，JTAG 边界扫描时钟。 TDI：I，JTAG 边界扫描数据输入。 TDO：O，JTAG 边界扫描数据输出。 TMS：I，JTAG 边界扫描模式选择 5.保留引脚 NC：N/A， CMPCS_B_2：I，保留，不接或者连 VCCO_2 6.其它 GND： VBATT：RAM 内存备份电源。一旦 VCCAUX 应用了，VBATT

9、 可以不接；如果 KEY RAM 没有使用，推荐把 VBATT 接到 VCCAUX 或者 GND，也可以不接。 VCCAUX：辅助电路电源引脚 VCCINT：内部核心逻辑电源引脚 VCCO_#：输出驱动电源引脚 VFS：I， （LX45 不可用）编程时，key EFUSE 电源供电引脚。当不编程时，这个引脚 的电压应该限制在 GND 到 3.45V；当不使用 key EFUSE 时，推荐把该引脚连接到VCCAUX 或者 GND，悬空也可以。 RFUSE：I， （LX45 不可用）编程时，key EFUSE 接地引脚。当不编程时或者不使用 key EFUSE 时，推荐把该引脚连接到 VCCAUX

10、 或者 GND，然而，也可以悬空。7.GTP 引脚 MGTAVCC：收发器混合信号电路电源引脚 MGTAVTTTX，MGTAVTTRX：发送，接收电路电源引脚 MGTAVTTRCAL：电阻校正电路电源引脚 MGTAVCCPLL0，MGTAVCCPLL1：锁相环电源引脚 MGTREFCLK0/1P，MGTREFCLK0/1N:差分时钟正负引脚 MGTRREF:内部校准终端的精密参考电阻引脚 MGTRXP1:0，MGTRXN1:0:差分接收端口 MGTTXP1:0，MGTTXN1:0:差分发送端口1. Spartan-6 系列封装概述系列封装概述Spartan-6 系列具有低成本、省空间的封装形式

11、，能使用户引脚密度最大化。所有Spartan-6 LX 器件之间的引脚分配是兼容的，所有 Spartan-6 LXT 器件之间的引脚分配是兼容的，但是 Spartan-6 LX 和 Spartan-6 LXT 器件之间的引脚分配是不兼容的。表格 1Spartan-6 系列 FPGA 封装2. Spartan-6 系列引脚分配及功能详述系列引脚分配及功能详述Spartan-6 系列有自己的专用引脚，这些引脚是不能作为 Select IO 使用的，这些专用引脚包括：专用配置引脚，表格 2 所示 GTP 高速串行收发器引脚，表格 3 所示 表格 2Spartan-6 FPGA 专用配置引脚注意：只有

12、 LX75, LX75T, LX100, LX100T, LX150, and LX150T 器件才有VFS、VBATT、RFUSE 引脚。表格 3Spartan-6 器件 GTP 通道数目注意：LX75T 在 FG(G)484 和 CS(G)484 中封装 4 个 GTP 通道，而在 FG(G)676 中封装了 8 个 GTP 通道；LX100T 在 FG(G)484 和 CS(G)484 中封装 4 个 GTP 通道，而在 FG(G)676 和 FG(G)900 中封装了 8 个 GTP 通道。如表 4，每一种型号、每一种封装的器件的可用 IO 引脚数目不尽相同，例如对于 LX4 TQG1

13、44 器件，它总共有引脚 144 个，其中可作为单端 IO 引脚使用的 IO 个数为102 个，这 102 个单端引脚可作为 51 对差分 IO 使用，另外的 32 个引脚为电源或特殊功能如配置引脚。表格 4Spartan6 系列各型号封装可用的 IO 资源汇总表格 5 引脚功能详述引脚名方向描述User I/O PinsIO_LXXY_#Input/OutputIO 表示这是一个具有输入输出功能的引脚，XX 表示该引脚在其 Bank 内的惟一标识，Y 表示是差分引脚的 P 还是 N引脚Multi-Function PinsIO_LXXY_ZZZ_#Zzz 代表该引脚除 IO 功能之外的其他功

14、能，DnInput/Output(during 在 SelectMAP/BPI 模式中，D0D15 是用于配置操作的数据引脚，在从 SelectMAP 的回读阶段，当 RDWR_B 为低电平时，Dn 为输出引脚，在配置过程结束后，该引脚可作为通用 IO 口使用readback)D0_DIN_MISO_MISO1Input在 Bit-serial 模式中，DIN 是惟一的数据输入引脚；在 SPI 模式中，MISO 是主输入从输出引脚；在 SPI x2 or x4 模式中，MISO1 是 SPI 总线的第二根数据线；D1_MISO2,D2_MISO3Input在 SelectMAP/BPI 模式中

15、，D1、D2 是配置数据线的低2bit；在 SPIx4 模式中，MISO2 和 MISO3 是 SPI 总线的数据线的高 2bitAnOutput在 BPI 模式中 A0A25 是输出地址线，配置完成后，它们可作为普通 IO 使用AWAKEOutput挂起模式中的状态输出引脚，如果没有使能挂起模式，该引脚可作为普通 IO 引脚MOSI_CSI_B_MISO0Input/Output在 SPI 配置模式中的主输出从输入引脚；在 SelectMAP 模式中，CSI_B 是低有效的 Flash 片选信号；在 SPI x2 or x4 模式中，这是最低数据线FCS_BOutput在 BPI 模式中，B

16、PI flash 的片选信号FOE_BOutput在 BPI 模式中，BPI flash 的输出使能FWE_BOutput在 BPI 模式中，BPI flash 写使能LDCOutput在 BPI 模式中，在配置阶段 LDC 保持低电平HDCOutput在 BPI 模式中，在配置阶段 HDC 保持低电平CSO_BOutput在 SelectMAP/BPI 模式中，菊花链片选信号；在 SPI 模式中，是 SPI Flash 的片选信号；IRDY1/2,TRDY1/2Output使用 PCI 的 IP Core 时，它们作为 IRDY 和 TRDY 信号DOUT_BUSYOutput在 Selec

17、tMAP 模式中，BUSY 表示设备状态；在 Bit-serial 模式中，DOUT 输出数据给菊花链下游的设备RDWR_B_VREFInput在 SelectMAP 模式中，RDWR_B 是低有效的写使能信号；配置完成后，可当做普通 IO 使用HSWAPENInput当是低电平时，在配置之前将所有 IO 上拉INIT_BBidirectional(open-低电平表示配置存储器是空的；当被拉低时，配置将被延时；如果在配置过程中变低，表示在配置过程中出现了错误；当配置结束后，这个引脚表示 POST_CRC 错误；drain)SCPnInputSCP0-SCP7 是挂起控制引脚CMPMOSI,C

18、MPMISO,CMPCLKN/A保留为将来使用，可用作普通 IOM0, M1Input配置模式，M0=0 表示并行配置模式，M0=1 表示串行配置模式；M1=0 表示主模式，M1=1 表示从模式CCLKInput/Output配置时钟，主模式下是输出时钟，从模式下是输入时钟USERCCLKInput主模式下可选的的用户输入配置时钟GCLKInput全局时钟引脚，它们可当做普通 IO 使用VREF_#N/A参考门限时钟引脚，当不用时可作为普通 IO 使用Multi-Function Memory Controller PinsM#DQnInput/Output#Bank 的存储控制器数据线M#L

19、DQSInput/Output#Bank 的存储控制器数据使能引脚M#LDQSNInput/Output#Bank 的存储控制器数据使能引脚 NM#UDQSInput/Output#Bank 的存储控制器高位数据使能M#UDQSNInput/Output#Bank 的存储控制器高位数据使能 NM#AnOutput#Bank 的存储控制器地址线 A0:14M#BAnOutput#Bank 的存储控制器块地址线 BA0:2M#LDMOutput#Bank 的存储控制器低数据屏蔽M#UDMOutput#Bank 的存储控制器高数据屏蔽M#CLKOutput#Bank 的存储控制器时钟M#CLKNOu

20、tput#Bank 的存储控制器时钟 NM#CASNOutput#Bank 的存储控制器列地址使能M#RASNOutput#Bank 的存储控制器行地址使能M#ODTOutput#Bank 的存储控制器终端电阻控制M#WEOutput#Bank 的存储控制器写使能M#CKEOutput#Bank 的存储控制器时钟使能M#RESETOutput#Bank 的存储控制器复位Dedicated PinsDONE_2Input/Output带可选上拉电阻的双向信号，作为输出，它代表配置过程的完成；作为输入，拉低可用来延迟启动PROGRAM_B_2Input异步复位配置逻辑SUSPENDInput高电平

21、使芯片进入挂起模式TCKInputJTAG 边界扫描时钟TDIInputJTAG 边界扫描数据输入TDOOutputJTAG 边界扫描数据输出TMSInputJTAG 边界扫描模式Reserved PinsNCN/A未连接引脚CMPCS_B_2Input保留引脚，不连接或接 VCCO_2Other PinsGNDN/A地VBATTN/A只存在于 LX75, LX75T, LX100, LX100T, LX150 和LX150T 芯片，解码关键存储器备用电源；若不使用关键存储器，则可将之连接 VCCAUX、GND 或者直接不连接VCCAUXN/A辅助电路的供电电源VCCINTN/A内部核逻辑资源

22、VCCO_#N/A#Bank 的输出驱动器供电电源VFSInput只存在于 LX75, LX75T, LX100, LX100T, LX150,和LX150T 芯片；解码器 key EFUSE 编程过程使用的供电电源，若不使用关键熔丝，则将该引脚连接到 VCCAUX、GND 或者直接不连接RFUSEInput只存在于 LX75, LX75T, LX100, LX100T, LX150 和LX150T；用于编程的解码器 key EFUSE 电阻，如果不编程或者不使用 key EFUSE，则将该引脚连接到 VCCAUX、GND或者直接不连接3. Spartan-6 系列 GTP Transceiv

23、er 引脚引脚名方向描述GTP Transceiver PinsMGTAVCCN/A收发器混合电路供电电源MGTAVTTTX,MGTAVTTRXN/ATX、RX 电路供电电源MGTAVTTRCALN/A电阻校准电路供电电源MGTAVCCPLL0MGTAVCCPLL1N/APLL 供电电源MGTREFCLK0/1PInput正极参考时钟MGTREFCLK0/1NInput负极参考时钟MGTRREFInput内部校准电路的精密参考电阻MGTRXP0:1Input收发器接收端正极MGTRXN0:1Input收发器接收端负极MGTTXP0:1Output收发器发送端正极MGTTXN0:1Output收

24、发器发送端负极如表 6 所示，对 LX25T，LX45T 而言，只有一个 GTP Transceiver 通道，它的位置是 X0Y0，所再 Bank 号为 101；其他信号 GTP Transceiver 的解释类似。表格 6GTP Transceiver 所在 Bank 编号关于关于 XILINX FPGA 中中 VRP/VRN 管脚的使用管脚的使用XILINX 公司的 Virtex 系列 FPGA 芯片上，每个 BANK 都有一对 VRP/VRN 管脚。 VRP/VRN 管脚是一对多功能管脚，当一个 BANK 使用到某些 DCI（Digitally Controlled Impedance

25、）接口电平标准时，需要通过该 BANK 的 VRP/VRN 管脚接入参考电阻。此时， VRN 通过一个参考电阻 R 上拉到 Vcco，VRP 通过一个参考电阻 R 下拉到地。VRP/VRN 管脚提供一个参考电压供 DCI 内部电路使用，DCI 内部电路依据此参考电压调整 IO 输出 阻抗与外部参考电阻 R 匹配。当使用到 DCI 级联时，仅主 BANK（master）需要通过 VRP/VRN 提供参考电压，从 BANK（slave）不需要使用 VRP/VRN，从 BANK 的 VRP/VRN 管脚可当成普通管脚使用。当 VRP/VRN 不用于 DCI 功能时，可用于普通管脚。不需要 VRP/VRN 外接参考电阻的 DCI 输出接口电平标准有：HSTL_I_DCIHSTL_III_DCIHSTL_I_DCI_18HSTL_III_DCI_18SSTL2_I_DCISSTL18_I_DCISSTL15_DCI不需要 VRP/VRN 外接参考电阻的 DCI 输入接口电平标准有：LVDCI_15LVDCI_18LVDCI_25LVDCI_DV2_15LVDCI_DV2_18LVDCI_DV2_25