电容在高速PCB设计中的应用37489.pdf

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1、.如何在 Allegro 中如何进行设计重用 在现代设计中，设计的系统复杂度越来越高，速度也越来越高，产品的升级也越来越快，这样在每次的设计中从零开始的话，势必会增加劳动成本和时间。Allegro 就提供了多人合作的功能和设计复用的能力。多人合作 PCB 的步骤 1.进行合理的整体布局 2.根据设计人员的情况进行分工，每人负责一个局部的 PCB 设计 3.每个人在复制的 PCB 布局上面完成自己的部分 4.每个人在完成自己的 PCB 局部设计后，开始导出自己的设计称为一个 sub-drawing。File-Export-Sub-Drawing；然后在 Find 中只选中 Cline 和 Via

2、；然后利用鼠标进行要复制区域的拖拉选中；最后要给这部分指定一个参考点，为了准确期间，使用“Pick x y”命令；然后指定这个 Sub-Drawing 的名字*.clp存盘。5.导入。File-Import-Sub-Drawing，选择要导入的 clp 文件就可以了。定位的时候一定要对准位置，最好用“x x y”命令。否则会出现连不上的情况。如何从 gerber 文件中复制部分线到 Allegro 中 1、用 CAM350 打开要复制的 gerber 文件，删除其它的线段，只留下要复制的线段 2、File-Export-DXF 3、在 Allegro 中，File-Import-DXF，导入

3、DXF 文件，注意导入的时候会根据文件中的原点坐标自动对准，所以在 CAM350 中导出的时候要注意线段相对于原点的位置 如何在 Allegro 中将 2D-Line 转换为 Cline Tools-Derive Connectivity Allegro 如何设定线长限制 1,打开allegro setup-electrical constraint spreadsheet-net-routing-relative propagation delay 2,鼠标右键 system 下面的文件名（brd 文件名）-creat-match group-输入一个自定义的 name（比如 PCI1)3,

4、鼠标右键 PCI1-membership-match group-选中所有需要长度设定的 net 到 members 4,pin pairs 选longest pin pair，scope选global relative delay-delta:tolerance(mil),在下面填入公差（比如 0mil：100mil）5,route 完成以后 actual 里面就会有 net 长度显示，如果全部绿色则满足规则，所有的 net相互之间的长度差别在 100mil 以 如果是红色的，则说明不满足规则，看正负分别表示长或者短,调整至绿色 ok .电容在高速 PCB 设计中的应用 探讨高速 PCB 设

5、计电容的应用。电容是电路板上不可缺少的一个部分，并且起到了至关重要的作用，探讨它具备至关重要的价值。您在设计中是否有这样困惑：我要用什么样的电容?需要多少这样电容?要如何放置这样的电容?带着这些疑问我们走入我们的正题 笫部分、电容的分类 电容在电路的设计中从应用上进行分类，可以将电容分为四类：1.AC 耦合电容。主要用于 GHz 信号的交流耦合。2.退耦电容。主要用于保持滤除高速电路板的电源或地的噪声。3.有源或无源 RC 滤波或选频网络中用到的电容。4.模拟积分器和采样保持电路中用到的电容。图 1 电容器的四种应用类型 在本文中我们将主要讨论第二大类退耦电容。电容从制造的材料和工艺进行分类，

6、主要有以下不同形式的电容：1.NPO 瓷电容器 2.聚苯乙烯器电容器 3.聚丙烯电容器 4.聚四氟乙烯电容器 5.MOS 电容器 6.聚碳酸酯电容器 7.聚脂电容器 8.单片瓷电容器 9.云母电容器 .10.铝电解电容器 11.钽电解电容器 在实际的设计中由于，价格、采购等各方面原因经常用的电容有：瓷电容、铝电解电容、钽电容。下面我们看看，各个电容的性能比较表：类型 典型介质吸收 优点 缺点 NPO瓷电容器 吸收0.2 电感低、电容值围宽 稳定性差。DA 性能差、电压系数高 云母电容器 0.003 高频损耗低、电感低、稳定性好、效率优于 1 外形尺寸很大、电容值低(SI/EMI Sim Pro

7、be进行后分析，如图 19，这时候的传输线模型是真正的有损传输线模型，包括过孔也被赋予其仿真模型，我们仍然可以进行反射、串绕、定时等的分析看布线结果是否真的符合规则。.图 19 后分析提取拓朴 5.Bug Cadence 的 Allegro SPB 是一套 Bug 丛生的软件。另一套 Bug 丛生的软件是著名的“瘟酒吧”Windows 98，然而它们都是世界上最好的软件。我们永远在做 11 的数学题，哪里会有 Bug？但终究发现，也许最大的 Bug 便是没有 Bug。没有 Bug 丛生软件的民族是悲哀的。Allegro 使用中的一些细节 为了便于大家察看 pcb 版，我将 Allegro 中遇

8、到的一些细微的东西在此跟大家分享：1、焊盘空心、实心的显示 经常每个人都有自己视觉的习惯，有些人习惯空心焊盘而有些人则习惯实心的，当面对的板子和你自己的习惯矛盾时，可以用以下的方法来改变：在菜单中选 SetupDrawing Options.，会弹出一个对话框：在 Display 下的 Filled pad 前面打勾，显示的就是实心焊盘，反之就是空心的。2、Highlight 这个如果没有设定好的话，当我们高亮一个网络或者零件的时候，显示为虚线条，这样当放大屏幕的时候很难看清点亮的东西。没有设定好的话，当我们高亮一个网络或者零件的时候，显示为虚线条，这样当缩小屏幕的时候很难看清点亮的东西。按照

9、如下的方法可.以加以设定：在菜单中选 SetupUser Preferences，点选 Display，在右侧的 Display_nohilitefont 前面打勾，则高亮的物体显示为实心颜色，否则为虚线。这一点实际做一下对比就可以体会到。3、显示平面层花盘 这点跟第 1 点类似，在图一中的 Thermal pads 中打勾即可；另外要想显示钻孔，只需选中 Display drill holes。4、DRC 显示为填充以及改变大小 显示填充：同样在图二的对话框中，选中右侧 Display_drcfill 即显示填充的 drc，否则为空心。改变大小：在图一的对话框中点开 drc 则出现对话框：我

10、们就可以更改 drc 的大小，或者开、关 drc。5、改变光标的形状（大十字、小十字等）用惯 PowerPCB 的人可能比较习惯光标是大十字，充满整个屏幕，可以作如下设定：在图二中，选中左侧 Ui，在右侧 Pcb_cursor 的下拉菜单中选不同的项，则可以实现不同的设定，其中 Cross 是小光标，infinite 是大光标。6、将整版显示为 0mil 的线宽 在图二中选中右侧 nolinewith 可以实现。7、动态的显示布线长度 在图二的对话框中选中左侧的 Etch，右侧选中 Allegro_etch_length_on，这样在布线的时候就可以实时的显示已布线的长度，当然并不是所有时候都

11、方便，有时候可能后觉得碍眼，看情况了。以上是我已发现的一些东东，不对指出还往指正。这些都是很细节的问题，知道了可能会觉得很简单，不知道的话怎么找也找不着，当然还有很多没有发现的东西，如果你已经发现了，麻烦你告诉我一声，我再有什么发现的话还会继续与大家分享。Cadence 电路板设计文件旋转角度教程 有时候出于编制生产设备程序的要求，例如插件机，需要将电路板设计文件旋转一个角度。但很多同事反映 Cadence 电路板设计文件旋转角度并不容易，经过我的仔细摸索，找到了解决办法，具体步骤如下：1）电路板中锁定部分的解锁。先点击工具栏中的“Unfix”按钮，然后单击屏幕右侧的“Find”标签，点击“A

12、ll On”按钮选中所有项目，然后用鼠标选中电路板的所有部分，完成对电路板中锁定部分的解锁。建议在旋转电路板角度前都先做这一步，若跳过这步的话，电路板中锁定部分将不会随整体一起旋转。2）旋转电路板。选择菜单“EditMove”（或者点击工具栏中的“Move”按钮），然后单.击屏幕右侧的“Find”标签，点击“All On”按钮选中所有项目，再单击“Option”标签，进行如图 1 所示设置，用鼠标选中电路板的所有部分，然后鼠标单击电路板中心位置，等待屏幕下方的提示信息区域显示完成所有元件移动的信息，再鼠标右击电路板图形，在弹出的对话框中选择“Rotate”，用鼠标拖电路板至合适角度后鼠标单击欲

13、放置的位置，等待一段时间旋转完成。Allegro SI 分析串扰教程 1 概要 高速电路板在进行信号完整性分析的时候，和反射一起的串扰噪声的影响也必须考虑。本文将介绍串扰噪声的理论基础及如何使用 Allegro PCB SI 对串扰进行分析：2 所谓串扰噪声 Aggressor入侵网络 Victim受害网络 众所周知，信号传输线路周围有电磁场发生。当有多个传输线并行布线时，各自的电磁场互相作用、信号间的能量相互作用产生的信号波动。我们称为串扰噪声。引起串扰噪声的原因、与耦合电容(互感电容)与耦合电感(互感电感)是密切相关的。互容是引起串扰的一个重要因素,互容是两导体间简单的电场耦合,这种耦合在

14、电路模型中以互容的形式表现出来。互容将产生一个与入侵线上电压变换率成正比的噪声电流到受.害线：互感是受到 Aggressor 导线上电流产生的电磁场的影响，在静止的 Victim 导线上产生感应电流的现象。感应电流一部分向 Victim 导线的近端（驱动器方向）产生正向的近端串扰，同时一部分感应电流流向 Victim 导线的远端（接受器方向）产生反向的远端串扰。这种现象很容易让人联想到，传输线路像一条平静的河面,电场像水，信号像船，传输线路的耦合程度像岸堤的高度（高的岸堤耦合就弱）、波浪的大小表示串扰噪声的大小。A河,B 河,C 河的 3 个河排列流动的时候、考虑如果当船沿着正中的 B 河前进

15、。船前进的话水被推到前方、前方的波浪比较激烈（这个和远端串扰对应）。船后方、是与船一起伸长的航迹。（这个和近端串扰对应。）如果 B 河发生了的波浪、会流向岸堤的 A 河。另一方面、波浪不易进入岸堤高的 C 河，而产生波浪。试着考虑如果在这里，船前进的速度变化了，船的速度上升的话根据船的前进发生的波浪将变得更大、作为结果 A 河的波浪也变大。其次，试着考虑 B 河和并行流的距离长的情况、并行流的距离长、那么流入的水也就多、作为结果 A 河的波浪变得大。上面是串扰噪声一个形象的概述，下面我们就用模拟的方法去确认串扰噪声的行为。3 Allegro PCB SI 的串扰解析方法 Aggressor 网

16、络是并行网络中的 3 个的线路正中、左右 2 边为 Victim 网络的拓扑学(下图参照)分析 Victim 网络的接收器波形的串扰噪声。下图为此次的模拟传送线路的板层构成 .3.1 做线路长度的 SWEEP 分析 用 Allegro PCB SI 仿真从 1050mm 以 10mm 为间隔，做线路长度的 sweep 分析的结果。3.1.1 互感电容 互感电容和导线间距成反比。3.2.2 互感电感 互感电感和导线间距成反比。3.2.3 串扰量 .串扰量和导线间距成反比。3.2.4 串扰波形 3.2.4.1 Aggressor 网络的接收器波浪形 根据分配导线间距离的变化，线路的特性阻抗也将变动

17、，根据波形的显示，过冲量不会有太多的差异。.3.2.4.2 Victim 网络接收端波形 导线间距变大的话，Victim 网络的串扰噪声变得小。这是受互感电容和互感电感都变得小的影响。3.2.4.3 Victim 驱动器端波形 接收器方面的串扰噪声同样变小,串扰噪声的大小如图所示。4 使用了 Allegro PCB SI 的串扰分析方法 一组 Bus 信号(时钟频率 266MHz)如下图样品基板中的布线，Victim 网络为网络的中央，Aggressor 网络为相邻的网络，仿真模拟。.4.1 串扰模拟 4.1.1 EVEN(单一)方式串扰仿真 (Receiver 方面)远边大约有振幅 2v 左

18、右的串扰。4.1.2 ODD(差动)方式串扰仿真 .ODD(差动)方式大约也有振幅 2v 左右串扰，但稍小于 EVEN 方式。4.2 综合仿真 4.2.1 EVEN 方式综合仿真 比较只考虑反射影响和考虑反射+串扰综合影响的结果的差别，由于串扰噪声的影响，驱动端方面 53ps 左右波形提前，接收端有 65ps 左右波形延迟。4.2.2 ODD 方式综合仿真 .比较通常分析的结果和综合分析的结果，由于串扰噪声的影响，驱动端有 75ps 左右波形延迟，接收端有 60ps 左右波形提前。5 总括 5.1 哪些网络属于 Aggressor 网络？时钟频率高的信号。(时钟信号，高速 memory，bus

19、 信号等)5.2 串扰噪声容易产生的状况？Aggressor 在网络里有大的过冲量产生。Aggressor 网络和 Victim 网络的导线间距过小。Aggressor 网络和 Victim 网络有长距离并行布线。5.3 串扰噪声对波形的影响 波形斜率的影响。波形的延时偏离。5.4 串扰噪声对策 对 Aggressor 网络，constraint 设定最小导线间距，在 Aggressor 网络的波形里限制过冲量，和反射对策一样。传送线路的阻抗控制 终端电阻的匹配 线路拓扑的最优化 对 Aggressor 网络实施屏蔽 对 Aggressor 网络，在 constraint 规则管理器里设定并行

20、线路距离的最大值。抑制层间串扰噪声，可以通过改变层布线方向，建议邻接层 90 度布线。5.5 最后 以前的印刷电路板设计，串扰对策只是根据以前经验来布局布线,不过，当 BUS 信号的.时钟频率超过数百 MHz，产品小型化低成本化越来越流行的今天，用仿真方法模拟串扰噪声，然后分配给信号网络最适合的 constraint 的设计方法，已经成为印刷电路板设计的成功钥匙。同时，时序规则要求严厉的高速 memory bus 的设计，串扰噪声的线路延迟，今后也将变的重要。用 Cadence PCB SI 分析特性阻抗变化因素 1、概要 在进行 PCB SI 的设计时，理解特性阻抗是非常重要的。这次，我们对

21、特性阻抗进行基础说明之外，还说明 Allegro 的阻抗计算原理以及各参数和阻抗的关系。2、什么是特性阻抗？2.1、传送线路的电路特性 在高频率(MHz)信号中，把传送回路作为电路。2.1.1、电阻 R 电阻 R 是指普通的导线带有的欧姆电阻。R=L/S (S:横截面面积m2，L:导体长m，:金属（铜）的电阻率*m)。在高频频域围的话，根据表面效果和集合效果的影响，集中在导体表面电流流动，会使上面公式中的阻值变得更大。2.1.2、电容 C 电容 C 是指积蓄在导体间电荷的量。C=（S/d）F（:介电常数，S:导体的横截面积，d:导体间的距离)2.1.3、电感 L 电流流动的导线必定有磁通量发生

22、，根据这个产生的自感。L=0.002S2.3lg(2s/w+t)+0.5HS:导线长度(cm)W:导线宽度(cm)t:导线厚度(cm)2.1.4、电导 G 物体传导电流的本领叫做电导。对导体间的介电特性的反抗成分，表示容易电流的程度。G=1/R 2.2、阻抗和特性阻抗的不同？.阻抗 表示电路部分对交变电信号流通产生的阻力，是传输线上输入电压对输入电流的比率值 Z=V(x)/I(x)特性阻抗 特征阻抗是指信号沿传输线传播时，信号看到的瞬间阻抗的值。简单地讲，无限长传输线上各处的电压与电流的比值定义为传输线的特性阻抗。Z0=(R+jL)/(G+jC)(L/C)(RL，GCross-section

23、1、设定层结构和材料物质。2、Width 栏输入线宽的话，在 Impedance 栏会计算出特性阻抗。(Impedance 输入目标阻抗的话，则会计算线宽。).1、勾选 Differential Mode 2、设定层结构和材料物质。3、Coupling Type 设定结合类型。（NONE:不耦合，EDGE:同层耦合，BROADSIDE:邻接层耦合)4、因为设定线宽的话，确定差分阻抗或者 spacing 任何一个，选择 Spacing 单击 OK 按钮，差分阻抗被计算。(如果想指定差分阻抗的，设定 DiffZ0，调节线宽和 spacing。)参考 1 层结构计算过阻抗之后，可以通过 PCB Ed

24、itor 菜单的 File Export Techfile 技术文件进行保存，再利用。根据这个，可以通过程序库管理本公司阻抗设计的经验技术。3.2、在 Electrical Constraints 中计算阻抗 PCB Editor 菜单的 Setup Constraint 单击 Electrical constraint sets 按钮，选择DiffPair Valuetab，并且单击 Calculator 按钮。能用上述方法计算差动阻抗时，层结构 Layout Cross Section 是已经设定，不能修改的。3.3、在 View Trace Model Parameters 中计算阻抗

25、SigXplorer 菜单的 Edit Add Part，Model Type Filter 选择 Interconnect，选择想使用的传送线路模型，界面配置。.1、以 SigXplorer 画面的参数界面，设定层构成和材料属性，线宽和线距。2、以 SigXplorer 画面的参数界面，在对象模型的地方进行单击右键，选择 View Trace Parameters。3、在 View Trace Model Parameters 界面，Field Solution ResultsField solver cutoff frequency 设定 10GHz，Matrix 设定 Impedance

26、，特性阻抗以矩阵形式被表示。(如果想使之表示差分阻抗的情况，Matrix 设定 Diff Impedance。)参考 2 如果在围设定了分步或复数的价值，View Trace Model Parameters 的 Parameter Values会以列表的方式列出所有的数据。参考 3 Field Solution Results 栏，能表示以下的结果。Capacitance Die.Conductance Inductance .Linear Resistance Modal Velocity Admittance Impedance Diff Impedance Near-End Coupl

27、ing Modal Delay 在 Capacitance/Die.Conductance/Inductance/Linear Resistance 中，能够设定频率。4、各参数和特性阻抗 Z0 的关系 本项，使用在 3.3 View Trace Model Parameters 的阻抗计算介绍的功能，确认各参数和特性阻抗 Z0 的关系。4.1、计算单线的特性阻抗 Z0 和把跟各参数的关系如下图，研究只变化一个参数的时候，特性阻抗 Z0 的变化。4.1.1、用图表表示在线宽 W 和让特性阻抗 Z0 的关系 线宽 W 在 0.130.23mm 围，以 0.01mm 间隔变化了 11 点的时候，特

28、性阻抗 Z0 的变化。从这个图表可以看出，线宽 W 变大，特性阻抗变小。线宽 W 变大的话，导体与参考面之间的电容 C 和导体的电感 L 也变大，不过，对特性阻抗 Z0 的影响是因为电容 C 变大。默认的电容 C 和电感 L 的价值。电容 C=110.2pF,电感 L=286nH 4.1.2、用图表表示介电质的厚度 D1 和特性阻抗 Z0 的关系 介电质厚度 D1 在 0.050.15mm 围，以 0.01mm 间隔使之变化了 11 点的时候，特性阻抗 Z0.的变化。从这个图表可以看出，介电质厚度 D1 变大，特性阻抗 Z0 变大。因为参考面与导体的距离变大，导体和参考面间的电容 C 变小。4

29、.1.3、用图表表示让导线的厚度 T 和跟特性阻抗 Z0 的关系 导线的厚度 T 在 0.030.04mm 围，以 0.001mm 间隔变化了 11 点的时候，特性阻抗 Z0 的变化。从这个图表可以看出，导线的厚度 T 变大，特性阻抗 Z0 一点点变小。导线的厚度 T 变大的话，与导体间的电容 C 和导体的电感 L 也变大，不过，对特性阻抗 Z0 的影响因为是电容 C变大。4.1.4、用图表表示跟介电常数 1 和特性阻抗 Z0 的关系 介电常数 1 在 3.54.5 围，以 0.1 间隔变化了 11 点的时候，特性阻抗 Z0 的变化。.从这个图表可以看出，介电常数 1 变大，特性阻抗 Z0 变

30、小。因为介电常数 1 变大，导体和参考面间的电容 C 变大。4.1.5、用图表表示介电常数 2 和特性阻抗 Z0 的关系 介电常数 2 在 15 围，以 0.5 间隔变化了 11 点的时候，特性阻抗 Z0 的变化。从这个图表可以看出，介电常数 2 变大，特性阻抗 Z0 变小。因为介电常数 2 变大，导体和参考面间的电容 C 变大。4.2、差分阻抗和各参数的关系 下图作为标准的层构成的时候，计算只做一个参数变化的时候，差分阻抗的变化。4.2.1、线间距 S 和差动阻抗 Zdiff 的关系 .线间距 S 在 0.120.22mm 围，以 0.01mm 间隔变化了 11 点的时候，差分阻抗 Zdif

31、f 的变化。从这个图表可以，线间距 S 变大，差分阻抗 Zdiff 变大。因为线间距 S 变大，差分线路间的电容 C 变小。4.2.2、导线的厚度 T 和跟差分阻抗 Zdiff 的关系 导线的厚度 T 在 0.030.04mm 围，以 0.001mm 间隔变化了 11 点的时候，差分阻抗 Zdiff的变化。从这个图表可以看出，导线的厚度 T 变大，差分阻抗 Zdiff 变小。导线的厚度 T 变大，导体与参考面间和差分线路间的电容 C 及导体的电感 L 也变大，对差分阻抗 Zdiff 的影响是因为是导体和参考面间和差分线路间的电容 C 变大。同时，与单线比的话，差分线路间产生的电容，也使差分阻抗

32、 Zdiff 也变大。4.2.3、介电常数 2 和差分阻抗 Zdiff 的关系 介电常数 2 在 15 围，以 0.5 间隔使之变化了 11 点的时候，差分阻抗 Zdiff 的变化。从这个图表可以看出，介电常数 2 变大，差分阻抗 Zdiff 变小。因为介电常数 2 变大，导体与参考面间和差分线路间的电容 C 变大。同时，与单线比的话，差分线路间上产生的电容，也使差分阻抗 Zdiff 变大。Allegro 15.x 自动绕线功能介绍 随着高速 PCB 布线的普及，只是布线的连通已经不能达到高速 PCB 设计的要求，布线长度要高速 PCB 会涉及到的一个基本问题。那怎样在实际 PCB 布线中完成

33、这些呢？本文档将介绍Allegro 自动及交互绕线的两种方法，具体请见下面容。一、设定好相关参数后通过 Specctra 进行自动绕线；具体命令在菜单：RouteElongation by pick,见下图：操作步骤：1，给需要绕线的 Net 设定长度规则 .关于 Net 等长设定这里不再做作详细介绍，如果对这部分有疑问请参考 help 相关文档。我们这里举一个比较简单的例子，对一个只有一对 Pin Pair 的网络设定一个绝对长度，可以使用 Edit-Properties，对一个 Net 进行定义，添加 Propgation_Delay 设定，值为：L:S:1500:1600，这个定义意思为

34、给所选 Net 一个走线长度限制，围为 1500mil 到 1600mil之间，见下图：设定好了，点击 OK 推出即可。可以用 Show Element 来检查一下设定是否 OK，见下图：2，开启长度检查开关 点击菜单 SetupConstraints 或者直接点击工具菜单，.出现窗体：点击 Electrical constraint sets .把 Propagation delay 和 Relative Propagation delay 的状态设为 On 3，点击菜单自动绕线 点击菜单 RouteElongation by pick，然后直接点击右键在弹出菜单中选择 Setup 进行参数

35、设置 出现下面窗体：.在这里可以设置自动绕线的模式和参数，Miter Corners 为 45 度拐角。点击 OK 退出，然后再点选刚才设定好的那个 Net，Specctra 将自动启动，见下图：.自动绕线完成，见下图：注意：License 版本需要 Export 二、Allegro V15.1 新功能，交互式自动绕线 注意：此功能需要 Allegro 15.1 并打上 15.1 ISR-Feb 04 或更新补丁，或之后版本。Allegro 15.1 新增了一个交互式自动绕线功能，具体在菜单 RouteDelay Tune，或直接点击工具栏按钮，效果见下面：优点：操作简单，只要点击鼠标，选择模式，划出一个框即可完成不同模式的各种绕线；大大提高了绕线工作效率；绕出来的走线比较美观，当然电气特性也会好些。操作步骤：1，点选菜单 RouteDelay Tune 或点击工具按钮 .2，在 Option 中选择相关参数，以上参数用户可以自己试一下具体效果，这里不作详细介绍了。3，点击需要绕线的起点 4，拖动鼠标在合适的位置再次点击左键确定即可，注意：在此用户可以通过右边走线长度提示来确定具体绕线的长度 5，完成 .其它效果：差分信号自动识别并一对线一起绕线！