CMOS集成电路制造工艺及版图设计.ppt

《CMOS集成电路制造工艺及版图设计.ppt》由会员分享，可在线阅读，更多相关《CMOS集成电路制造工艺及版图设计.ppt（77页珍藏版）》请在得力文库 - 分享文档赚钱的网站上搜索。

1、CMOS集成电路制造工艺及版集成电路制造工艺及版图设计图设计半导体集成电路制造工艺水平是决定集成电路性能的最主要因素要合理的将系统集成：1 设计者对工艺的有效自由度和那些易于集成的器件特性要有很好的理解2 版图设计的质量是决定设计性能能否实现的关键。目前还没有可靠的版图自动生成工具 因此需要依赖设计者的经验，这就对模拟集成电路的设计者提出了更高的要求。CMOS集成电路的物理结构CMOS工艺层工艺层连线电阻和寄生电容连线电阻和寄生电容MOSFET与半导体物理基础知与半导体物理基础知识识版图初识版图初识7.1 集成电路工艺层NMOS Transistor立体示意图立体示意图CMOS 工艺截面图硅片

2、内部的分层结构硅片内部的分层结构:主要特点：主要特点：形成图形的导体层黏附在形成图形的导体层黏附在SiO2绝缘体上绝缘体上。两种不同的材料层两种不同的材料层叠放叠放metal1层层:叠放metal2层:侧视图显示叠放顺序侧视图显示叠放顺序绝缘层将两金属层分隔开绝缘层将两金属层分隔开每层的图形由顶视图表每层的图形由顶视图表示，示，SiO2是透明玻璃是透明玻璃7.2 互连线电阻和电容l互连线电阻和电容使传播延时增加互连线电阻和电容使传播延时增加l互连线电阻会消耗功率互连线电阻会消耗功率l互连线电容会偶合进额外的噪声，影响电路互连线电容会偶合进额外的噪声，影响电路可靠性可靠性不同金属材料电阻率不同金

3、属材料电阻率连线的寄生电容（与衬底或连线之间）为为SiO2（绝缘层绝缘层）介）介电电常数常数(F/cm)设满足平行板电容条件，设满足平行板电容条件，w/l1线高线高hl多层电容模型多层电容模型线间电容及其影响线间电容及其影响线间电容（线间电容（单位：单位：aF/m）现代工艺中的互连线互连线时间常数互连线时间常数(电阻乘寄生电容电阻乘寄生电容)引起信号传输延迟引起信号传输延迟延迟估计（时间常数，单位：秒）延迟估计（时间常数，单位：秒）7.3 MOSFET半导体基础知识半导体基础知识nFET电路符号与相应的工艺层电路符号与相应的工艺层形成形成 的各工艺层的各工艺层的宽长比定义为（），的宽长比定义为

4、（），它是它是 设计者考虑的设计者考虑的最重要参数最重要参数!各层被分开显示各层被分开显示MOSFET视图视图掺杂小结：增加载流子，提高导电性，形成n型和p型半导体掺入磷掺入磷P、砷、砷As、锑、锑Sb V族元素杂质，增加电子族元素杂质，增加电子浓度，形成浓度，形成n型材料；型材料；提供自由电子的杂质称为施主提供自由电子的杂质称为施主(donator)掺杂剂；掺杂剂；掺杂浓度掺杂浓度n型材料中，每个施主提供一个自由电子；电子型材料中，每个施主提供一个自由电子；电子为多子，电子浓度为为多子，电子浓度为nn；空穴为少子，空；空穴为少子，空穴穴浓度浓度为为pn（下标表示半导体类型）（下标表示半导体类

5、型）有 nn Nd（）掺入硼掺入硼B、镓、镓Ga、铟、铟In、铝、铝Al III族元素，增族元素，增加空穴，形成加空穴，形成p型材料；型材料；杂质形成空穴，称受主杂质形成空穴，称受主(acceptor)掺杂剂；掺杂剂；掺杂浓度掺杂浓度p型材料中，每个受主形成一个自由空穴，型材料中，每个受主形成一个自由空穴，空穴称为多子，浓度为空穴称为多子，浓度为pp；电子为少子，浓；电子为少子，浓度为度为np并有 pp NaMOSFET中的电流n+n+、p+p+表示重掺杂表示重掺杂表示重掺杂表示重掺杂nFET和和pFET形成反型层N沟道（NMOS）：VGSVTn(阈值电压)线性工作区（三极管区、电阻区）：VG

6、S-VTnVDS0，饱和区Pinch-off Current-Voltage Relations平方关系平方关系00.511.522.50123456x 10-4VDS(V)ID(A)VGS=2.5 VVGS=2.0 VVGS=1.5 VVGS=1.0 VResistiveSaturationVDS=VGS-VT7.3 版图初识：FOXFOX场氧区，用于相邻场氧区，用于相邻场氧区，用于相邻场氧区，用于相邻FETFET绝缘绝缘绝缘绝缘体硅工艺：体硅工艺：FET做在衬底上做在衬底上源、漏极：n+、p+（有源区：除FOX外的区域）金属层之间以及金属层与晶体管之间用绝缘层实现电绝缘金属层之间以及金属层

7、与晶体管之间用绝缘层实现电绝缘相邻导电层之间的电接触：在隔离氧化层上形成接触孔和通孔相邻导电层之间的电接触：在隔离氧化层上形成接触孔和通孔互连线的版图例子与连接需要通孔与连接需要通孔via与栅连接需要栅接触孔与栅连接需要栅接触孔contact与连接需要有源区接触与连接需要有源区接触contact3.5.1 FET阵列设计串联串联FET版图设计版图设计器件可以共用图形面积，以节省版图面积或降低复杂性器件可以共用图形面积，以节省版图面积或降低复杂性个串联个串联FET版图设计版图设计基本门设计N阱还需要接VDD衬底接GND非门非门NOT（反相器（反相器INV）版图）版图缓冲器BUF:Out=In，（

8、共享电源和地）金属可以跨越多晶栅而不会在电气上连接金属可以跨越多晶栅而不会在电气上连接INV schematic(Cadence)INV layout结论：N个并联FET相当于W（宽度）增大 N倍你能看出逻辑关系吗？答案：答案：Whats this?（照片）CMOS工艺工艺制造制造流程流程主要的单项工艺主要的单项工艺 N阱阱CMOS制造流程制造流程 设计规则设计规则一、主要的单项工艺一、主要的单项工艺N阱阱CMOS单单晶晶硅硅生生长长示示意意图图单单晶晶硅硅生生长长炉炉预备工作：外延层淀积预备工作：外延层淀积（p衬底）衬底）（化学气相淀积：使用一种或者数种物质的气化学气相淀积：使用一种或者数种

9、物质的气体，以某种方式激活后，在衬底表面发生化学体，以某种方式激活后，在衬底表面发生化学反应，并淀积出所需固体薄膜的生长技术）反应，并淀积出所需固体薄膜的生长技术）1、SiO2生长与淀积生长与淀积 SiO2:极好的电绝缘体、很好地附着在其它材料上、可生长或淀积在硅圆片上，能被化学漂洗掉。SiO2称为石英玻璃，电阻率约为1012.cm 2种类型（1）热氧化层生长：用O2或H2O（气）。（2）化学气相淀积CVD：适宜晶圆表面已覆盖氧化层情况SiH4(气)+2O2（气）SiO2（固）+2H2O（气）Patterning of SiO22、多晶硅淀积多晶硅淀积多晶硅淀积：栅层，栅多晶硅淀积：栅层，栅在

10、SiO2上淀积硅原子，形成多晶（局部小区域Si原子规则排列）；POLY优点：可被掺杂，增强导电性；与SiO2良好接合；可覆盖高熔点金属，如钛Ti、铂Pt，降低薄层电阻。3 3、掺杂硅层：、掺杂硅层：n+n+、p+p+，离子注入离子注入掺杂剂原子在腔室中电离 加速到很高速度 射入衬底；投射范围Rp：注入离子的平均深度，0.1-1um；采用退火法使掺杂剂处于晶格位置上。4、金属化：金属化：Al淀积淀积 铝：粘附性好。铝：粘附性好。在真空腔中加热蒸发，形成蒸铝流体覆盖在真空腔中加热蒸发，形成蒸铝流体覆盖晶圆。晶圆。电阻率电阻率 =2.65 u=2.65 u 厘米 厚度厚度0.1um的铝导线薄层电阻为

11、的铝导线薄层电阻为0.2650.265 缺点：高电流密度情况下存在电迁移问题缺点：高电流密度情况下存在电迁移问题（空穴与小丘），原子从导线一端移出，（空穴与小丘），原子从导线一端移出，在另一端堆积；电阻率比较大。在另一端堆积；电阻率比较大。5、氮化硅氮化硅SiN4淀积淀积用于表面覆盖，对大多数物质原子有阻挡作用，防污染。介电常数较大：7 0绝缘，可用于在电气上隔离相邻场效应管。同SiO2一样，能被化学漂洗掉。6、化学机械抛光化学机械抛光CMP7、刻刻蚀蚀先将掩模先将掩模(mask)图案转移到涂上光刻胶的硅片上。图案转移到涂上光刻胶的硅片上。mask 或或 reticle：玻璃上覆盖铬图案玻璃上

12、覆盖铬图案。光刻然后进行离子注入，形成然后进行离子注入，形成n+、p+或或n阱阱自对准自对准二、二、N阱阱 CMOS制造流程制造流程1 起始工序起始工序形成形成nFET 和和pFETSelect掩模用于离子注入3淀积金淀积金属层：属层：连接连接CMOS 制造简化流程简化流程Define active areasEtch and fill trenchesImplant well regionsDeposit and patternpolysilicon layerImplant source and drainregions and substrate contactsCreate conta

13、ct and via windowsDeposit and pattern metal layers五、五、Design RulesInterface between designer and process engineer Unit dimension:Minimum line widthscalable design rules:lambda parameter（注：可缩放设计规则在大多应用于1um以上的CMOS工艺中）设计规则是版图设计中对层内和层间图形最小设计规则是版图设计中对层内和层间图形最小宽度、最小间距、最小尺寸的一组规定，与各宽度、最小间距、最小尺寸的一组规定，与各尺寸的一组

14、规定，与各尺寸的一组规定，与各foundry 工艺线有关工艺线有关CMOS Process Layers（颜色自定）封装技术Electrical requirements:Low parasitics（capacitance,resistance and inductance）Mechanical:Reliable and robust(good matching between the thermal properties from the die and the chip carrier,strong connection from die to package as well as fr

15、om package to board)Thermal:Efficient heat removal封装的概念 所谓封装形式就是指安装半导体集成电路芯片用的外壳。它不仅起着安装、固定、密封、保护芯片及增强电热性能等方面的作用，而且还通过芯片上的接点用导线连接到封装外壳的引脚上，这些引脚又通过印刷电路板上的导线与其他器件相连接 衡量一个芯片封装技术先进与否的重要指标是芯片面积与封装面积之比，这个比值越接近1越好。一般来说，出现一代新的CPU，就伴随着一种新的封装形式。CPU的封装发展史：1.DIP（Dual.Inline Package）双列直插式封装（适合PCB板，pin少，面积比大）2.PQ

16、FP（Plastic Quad Flat Package）塑料方型扁平式封装和PFP（Plastic Flat Package）塑料扁平组件式封装（密集，面积比小，适合高频电路）3.PGA（Pin Grid Array Package）插针网格阵列封装（拔插方便，适合高频电路）4.BGA（Ball Grid Array Package）球栅阵列封装（引脚多，但是间距大，适合更高频率电路）5.CSP（Chip Size Package）芯片尺寸封装（引脚多，面积小，频率高）6.MCM（Multi Chip Model）多芯片组件（高速化，可靠性高）引线键合封装（wire-bonding）Lead FrameSubstrateDiePad倒装片封装（Flip-chip）Solder bumpsSubstrateDieInterconnectlayers优点：压焊块可在芯片上任何位置，具有非常好的电气性能。与封装相关的重要参数MCM（Multi-Chip Module）封装本章要点CMOS集成电路是平面工艺CMOS工艺的物理结构理解工艺与版图几何设计规则的关系工艺对产品性能和模拟版图设计的影响原因。