《简化CPU设计》.doc

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1、电子科技大学通信学院简化CPU设计2013年9月一、课程设计要求1. 设计16位精简指令集CPU指令系统；2. 完成精简指令集CPU的结构设计和所有模块的代码编写，并仿真验证；3. 编写能够完成加法器流水灯等功能的汇编程序，并翻译成二进制机器码；4. 设计CPU外围模块如分频器，存储器和IO接口，并在软件平台上仿真CPU执行程序的完整过程；5. 下载工程到FPGA芯片，在硬件资源上实现。二、设计思路1、CPU指令集系统设计本课程设计所设计的RISC_CPU指令长度为16位，能够处理16位数据，指令中需要操作符，寄存器地址和立即数等字段。完成立即数数据载入操作需要如下指令：mil：将立即数放在低

2、8位mih：将立即数放在高8位因为一条指令无法载入完整16比特立即数数据，设计指令格式中用于存放立即数的字段为8bits，将16bits数据传递到通用寄存器需要2条指令，“mil R1,I(低8位)”将立即数I的低8位传递给通用寄存器R1，“mih R1，I(高8位)”将立即数I的高8位传递给通用寄存器R1。完成存储器或I/O数据载入与存储的操作需要如下指令：lda：载入指定地址数据sta：储存数据到指定地址inp：从端口输入oup：输出到端口因为存储器中有些地址的数据可能是有工程意义的，对这些地址上的数据的处理是必不可少的。“lda Rd Rs”将通用寄存器Rs的数据作为指定地址，将存储器中

3、该地址上的数据载入到通用寄存器Rd中，“sta Rd Rs”将通用寄存器Rd的数据作为指定地址，将通用寄存器Rs的数据储存到存储器该地址上。完成通用寄存器阵列内数据运算操作需要如下指令：and：寄存器数据与操作orr：寄存器数据或操作not：寄存器数据非操作shl：左移shr：右移add：寄存器数据相加sub：寄存器数据相减mul：寄存器数据相乘cmp：寄存器数据相比较这些是本CPU设计能够完成的数据处理操作，有3点需要注意：1、所有操作的数据必须储存于通用寄存器中2、乘法运算只能进行8比特数据相乘，溢出则取其低8位数据相乘3、cmp指令的结果会影响标志位，该标志位可作为分支操作的条件，但执行

4、cmp指令之前建议先清除相关标志位。完成对标志位的处理操作需要如下指令：szf：对零标志位置1czf：清除零标志位scf：对进位标志位置1ccf：清除进位标志位设计这些指令为分支操作的执行创造了条件，还需要注意其它指令在执行过程中同样可能影响标志位的值。完成指令跳转、分支操作需要如下指令：spc：保存pc的值jpa：跳转到指定位置jpr：跳转到相关位置brz：以零标志位为条件的分支brc：以进位标志位为条件的分支spc、jpa、jpr指令为程序的循环执行创造了基础，brz、brc指令为程序的分支执行创造了基础。如果一个程序不只是顺序执行，那么这些指令是必不可少的。“spc Rd I”将当前PC

5、值与立即数I相加的结果送给通用寄存器Rd，“brc I”如果进位标志位C为1，将当前PC的值与立即数I相加的结果作为PC的值。完成对窗口指针的操作需要如下指令：cwp：清除窗口指针awp：窗口指针与立即数相加窗口指针用于存放通用寄存器的窗口偏移值，达到扩大通用寄存器数量的目的。在最终的指令格式中通用寄存器地址（编号）只有两比特，也就是直接表示只能表示4个寄存器，经验证无法完成本课程设计所设计所要求的完成流水灯的程序编写，而加上窗口指针偏移值后，就可以表示更多的通用寄存器以达到课程设计要求。完成无操作、中断需要如下指令：nop：无操作hlt：中断建议本课程设计所设计的CPU的指令格式为：15-1

6、2bit规定指令的类型；11-8bit选择寄存器，共设有8个寄存器，前2位为目的寄存器，后2位为源寄存器；7-0bit为立即数。部分示例指令如下表2-1所示，其中D、S分别为目的、源寄存器，I为立即数。表2-1 部分指令集系统助记符及定义比特15：0注释nop 无操作0000-00-00-无操作hlt 中断0000-00-01-中断，遇到停止szf 对零标志位置10000-00-10-Z=1czf 清除零标志位0000-00-11-Z=0scf 对进位标志位置10000-01-00-C=1ccf 清除进位标志位0000-01-01-C=0cwp 清除窗口指针0000-01-10-WP=000m

7、vr 转移寄存器数据0001-D-S-Rd=Rslda 载入指定地址数据0010-D-S-Rd=(Rs)sta 储存数据到指定地址0011-D-S-(Rd)=Rsinp 从端口输入0100-D-S-把端口Rs进来的数据写入Rdoup 输出到端口0101-D-S-把Rs的数据送给端口Rdand 寄存器数据与操作0110-D-S-Rd=Rd&Rsorr 寄存器数据或操作0111-D-S-Rd=Rd|Rsnot 寄存器数据非操作1000-D-S-Rd=Rsshl 左移1001-D-S-Rd=slaRsshr 右移1010-D-S-Rd=sraRsadd 寄存器数据相加1011-D-S-Rd=Rd+R

8、s+Csub 寄存器数据相减1100-D-S-Rd=Rd-Rs-Cmul 寄存器数据相乘1101-D-S-Rd=Rd*Rs:8比特乘法cmp 寄存器数据相比较1110-D-S-比较Rd和Rs，如果Rd=Rs,则Z=1；如果RdRs，则C=1mil 将立即数放到低8位1111-D-00-IRdl=8BZ,Imih 将立即数放到高8位1111-D-01-IRdl=I,8BZspc 保存pc的值1111-D-10-IRd=PC+Ijpa 跳转到指定位置1111-D-11-IPC=Rd+Ijpr 跳转到相关位置0000-01-11-IPC=PC+Ibrz 以零标志位为条件的分支0000-10-00-I

9、如果Z=1，则PC=PC+Ibrc 以进位标志位为条件的分支0000-10-01-I如果C=1，则PC=PC+Iawp 窗口指针与立即数相加0000-10-10-IWP=WP+I助记符及定义比特15：0注释nop 无操作0000-00-00-无操作hlt 中断0000-00-01-中断，遇到停止sta 储存数据到指定地址0011-D-S-(Rd)=Rsinp 从端口输入0100-D-S-把端口Rs进来的数据写入Rdoup 输出到端口0101-D-S-把Rs的数据送给端口Rdand 寄存器数据与操作0110-D-S-Rd=Rd&Rscmp 寄存器数据相比较1110-D-S-比较Rd和Rs，如果R

10、d=Rs,则Z=1；如果RdRs，则C=1mil 将立即数放到低8位1111-D-00-IRdl=8BZ,Ibrc 以进位标志位为条件的分支0000-10-01-I如果C=1，则PC=PC+Iawp 窗口指针与立即数相加0000-10-10-IWP=WP+I2、精简指令集CPU结构设计CPU整体设计RISC_CPU是一个复杂的数字逻辑电路。图2-1给出了CPU的整体结构。具体接口信息如表2-2所示。图2-1 精简指令集CPU的接口接口名称输入/输出位宽(bits)功能描述信号来源/去向对应接口名称ExternalResetinput1复位输入，有效时CPU完成复位操作按键K1MemDatare

11、adyinput1有效时表示存储器准备好要传递给CPU的数据存储器或I/OMemDatareadyClkinput1时钟输入分频器c0Databusinout16数据总线，读入读出数据存储器或I/Odata0Addressbusoutput8地址总线，表明要读取读出数据的地址存储器或I/OraddReadMemoutput1读存储器数据，有效时表示CPU准备向存储器读取数据存储器rdWriteMemoutput1写存储器数据，有效时表示CPU准备好向存储器写数据存储器wrReadIOoutput1读I/O,有效时表示CPU准备好向I/O设备读数据I/O-WriteIOoutput1写I/O,有

12、效时表示CPU准备好向I/O设备写数据I/O-表2-2CPU接口说明课程设计所设计的精简指令集CPU包括数据通路和控制器，如图2-2所示。其中:数据通路部分主要由以下基本部件组成：寻址单元（由程序计数器和地址逻辑组成）、算术逻辑单元、通用寄存器阵列、窗口指针、指令寄存器、状态寄存器。控制器是7状态的状态机，不同状态下向数据通路发送不同的控制信号。图2-2 精简指令集CPU层次结构控制器有7个状态，包括复位、读取、译码、执行、和中断操作。控制器发出的信号控制逻辑单元的操作和数据通路的寄存器时钟触发。用Verilog描述CPU时，采用图2-2所示的层次结构。数据结构是单独的部分，把它里面的各个单元

13、连起来构成数据通路。控制器也是单独的Verilog模块。在整个Verilog设计中，用连线把数据通路和控制器连接起来。数据结构这里用组合逻辑和时序电路描述CPU的数据结构。算术逻辑单元（ALU）进行算术和逻辑操作，是组合逻辑。这类单元的功能受控制器控制。时序电路的功能包括载入数据、复位电路等，这些功能也受控制器控制。寻址单元：包括程序计数器和地址逻辑两部分。程序计数器是带使能和复位功能的简单寄存器，地址逻辑是个小型的算术单元，通过加法和递增来计算程序计数器的值或储存器的地址。这个单元有两个输入和一个输出。一个输入为16比特，来自寄存器阵列；另一个输入为8比特，来自指令寄存器；输出为8比特地址。

14、寻址单元的控制信号包括ResetPC,PCplusI,PCplus1,RplusI,Rplus0和PCenable，这些信号决定寻址单元的输出内容。寻址单元根据输入控制信号生成程序计数器的输入信号，通过PCout传递给程序计数器。图2-3给出了寻址单元的结构，具体接口的信息如表2-4所示。图2-3寻址单元结构如执行指令jpa “跳转到指定位置”，二进制码设为1111-D-11-I，表达式为PC=Rd+I。指令码1111-D-11在控制器处于exec1状态时输入控制器，产生一系列控制信号，例如控制信号RplusI从无效变为有效，产生的结果是寄存器输出寄存器编号为D的数据到地址逻辑的RSide接口

15、，立即数I被指令寄存器送到地址逻辑ISide接口，地址逻辑将RSide的值与ISide的值相加，结果作为输出地址发送给存储器，下一条指令便从那个地址的指令开始执行。表2-4寻址单元接口说明接口名称输入/输出位宽(bits)功能描述信号来源/去向对应接口名称ResetPCinput1有效时复位寻址单元控制器ResetPCPCplusIinput1将PC与Iside的和送给输出控制器PCplusIPCplus1input1将PC与1的和送给输出控制器PCplus1RplusIinput1将Rside与Iside的和送给输出控制器RplusIRplus0input1将Rside的值送给输出控制器Rp

16、lus0PCenableinput1PC使能控制器EnablePCRsideinput8输入Rside值通用寄存器阵列RoutIsideinput8输入Iside值指令寄存器outclkinput1系统时钟分频器c0Addressoutput8输出地址值存储器wadd算数逻辑单元：了增加可读性，根据功能对它的输入控制信号进行了宏定义。例如，让ALU执行加法操作的输入控制信号为“”，这个值被定义为AaddBH。ALU的输入信号有B15to0，AandB，AorB，notB，shlB，shrB，AaddB，AsubB，AmulB和AcmpB，这些信号选择ALU进行的操作。为了确保不生成无用的锁存器

17、，在always语句的开头把ALU的所有输出设为他们的无效值。在case语句中，根据输入控制信号选择ALU进行的操作，得到相应的aluout和输出标志位。图2-4给出了算术逻辑单元的结构，具体接口信息如表2-5所示。图2-4算术逻辑单元结构如执行指令mih“将立即数放到高8位”二进制码为1111-D-01-I，表达式为Rdl=I,8BZ。指令码1111-D-01在控制器处于exec1状态时输入控制器，产生一系列控制信号，例如控制信号B15to0，产生的结果是立即数I被治理寄存器从低8位放到高8位，并经过算术逻辑单元回到数据总线，写入寄存器阵列D寄存器的高8位。接口名称输入/输出位宽(bits)

18、功能描述信号来源/去向对应接口名称Ainput16数据输入通用寄存器阵列LoutBinput16数据输入通用寄存器阵列RoutB15to0input1将B送给输出控制器B15to0AandBinput1将A和B相与的结果送给输出控制器AandBAorBinput1将A和B相或的结果送给输出控制器AorBnotBinput1对B取反后的结果送给输出控制器notBshlBinput1将B的各比特位左移一位控制器shlBshrBinput1将B的各比特位右移一位控制器shrBAaddBinput1将A+B的结果送给输出控制器AaddBAsubBinput1将A-B的结果送给输出控制器AsubBAmu

19、lBinput1将A*B的结果送给输出控制器AmulBAcmpBinput1如果A=B，则Z=1；如果A B) cout = 1; else cout = 0;if (A=B) zout = 1; else zout = 0;enddefault: aluout = 0;endcaseif (aluout = 0) zout = 1b1; endendmodulemodule test_ArithmeticUnit; reg 15:0 A, B; reg B15to0, AandB, AorB, notB, shlB, shrB, AaddB, AsubB, AmulB, AcmpB; reg

20、 cin=0; wire 15:0 aluout; wire zout, cout; ArithmeticUnit MTU(A, B, B15to0, AandB, AorB, notB, shlB, shrB, AaddB, AsubB, AmulB, AcmpB, aluout, cin, zout, cout); initial begin #10 A=4b1101; #10 B=4b1101; #10 B15to0, AandB, AorB, notB, shlB, shrB, AaddB, AsubB, AmulB, AcmpB=B15to0H; #10 B15to0, AandB,

21、 AorB, notB, shlB, shrB, AaddB, AsubB, AmulB, AcmpB=AandBH; #10 B15to0, AandB, AorB, notB, shlB, shrB, AaddB, AsubB, AmulB, AcmpB=AorBH; #10 B15to0, AandB, AorB, notB, shlB, shrB, AaddB, AsubB, AmulB, AcmpB=notBH; #10 B15to0, AandB, AorB, notB, shlB, shrB, AaddB, AsubB, AmulB, AcmpB=shlBH; #10 B15to

22、0, AandB, AorB, notB, shlB, shrB, AaddB, AsubB, AmulB, AcmpB=shrBH; #10 B15to0, AandB, AorB, notB, shlB, shrB, AaddB, AsubB, AmulB, AcmpB=AaddBH; #10 B15to0, AandB, AorB, notB, shlB, shrB, AaddB, AsubB, AmulB, AcmpB=AsubBH; #10 B15to0, AandB, AorB, notB, shlB, shrB, AaddB, AsubB, AmulB, AcmpB=AmulBH

23、; #10 B15to0, AandB, AorB, notB, shlB, shrB, AaddB, AsubB, AmulB, AcmpB=AcmpBH; #50 $stop; endendmodule 指令寄存器是高电平使能的16比特寄存器。它只有一个输入控制信号：IRload。图2-5指令寄存器结构如执行指令awp“窗口指针与立即数相加”，二进制码为0000-10-10-I表达式为WP=WP+I。指令码0000-10-10在控制器处于exec1状态时输入控制器，产生一系列控制信号，例如控制信号WPadd，产生的结果是指令寄存器将立即数I送到窗口指针寄存器，与原窗口偏移值相加，其结果作为

24、新的窗口偏移值。寄存器阵列是带移动窗口指针的双端口储存器。从存储器读数据时，窗口指针的基地址（Base）加上左偏移地址或右偏移地址（Laddr或Raddr）,构成左路地址和右路地址(Laddress和Raddress)。这样，适当的存储器内容被送到左路和右路的输出上（Lout和Rout）。向储存器写内容时用左路地址指向写入地址，因为左路地址是指令的目的地址。当控制信号RFLwrite的值为1时，数据写入寄存器阵列的低8位，当RFHwrite的值为1时，数据写入寄存器阵列的高8位。当这两个值都为1时，数据被写入地址为（Laddress+Base）的16比特字中。图2-5给出了通用寄存器阵列的结构

25、，具体接口信息如表2-6示。图2-6通用寄存器阵列结构图接口名称输入/输出位宽(bits)功能描述信号来源/去向对应接口名称ininput16数据输入存储器，数据总线qclkinput1时钟输入分频器c0RFLwriteinput1低8位写有效控制器RFLwriteRFHwriteinput1高8位写有效控制器RFHwriteLaddrinput2目的寄存器地址指令寄存器outRaddrinput2源寄存器地址指令寄存器outBaseinput3基地址偏移量窗口指针outLoutoutput16输出目的寄存器数据算术逻辑单元ARoutoutput16输出源寄存器数据算术逻辑单元B表2-6通用寄

26、存器阵列具体接口信息状态寄存器：存储处理CPU运行过程产生的CZ状态，通过状态标志位的状态影响程序的运行。图2-7状态寄存器结构窗口指针：用于存放通用寄存器的窗口偏移值，达到扩大通用寄存器数量的目的。因为本课程设计所设计的精简指令集CPU中，通用寄存器地址（编号）只有两比特，也就是直接表示只能表示4个寄存器；而加上窗口指针偏移值后，就可以表示更多的通用寄存器。本CPU共设有8个通用寄存器。图2-8窗口指针寄存器结构控制器控制器：控制器是7状态的状态机，不同状态下向数据通路发送不同的控制信号。控制器采用Huffman风格的编码，通过把下一状态值赋给reg类型的变量Nstate,来实现状态转化。下

27、面分别介绍控制器的各个部分。控制器端口：控制器的输入包括指令寄存器输出，ALU的标志位和外部控制信号。控制器出37个信号给数据通路。控制器的输出是reg类型，通过组合的always语句对它们赋值。控制状态：参数声明里定义了7个状态。Reset状态和halt状态分别对应状态机的初始和中断状态。在fetch状态下，状态机读取16比特的指令。在memread状态下，控制器等存储器准备好数据后发送memDataReady信号。memread的下一状态是execl，在execl状态下执行指令。指令lda在状态execl下开始执行，但是它需要额外的状态（execllda）来完成对存储器的读操作。在执行状态

28、，大部分指令会让程序计数器的值加1，但是使用地址总线的某些指令不进行这个操作，它们在incpc状态下让程序计数器加1。操作码：根据表2-1，指令的操作码被定义为4比特的参数。状态声明：当前状态和下一状态分别声明为4比特的寄存器Nstate和Pstate。组合逻辑块：这个组合逻辑块是一个always语句，其中case语句根据状态机的当前状态选择状态转化和控制信号的输出。always语句开始时设置所用控制信号为无效状态，避免输出产生锁存器。always (Instruction or Pstate or ExternalReset or Cflag or Zflag or memDataReady

29、)begin ResetPC = 1b0;PCplusI = 1b0;PCplus1 = 1b0;RplusI = 1b0;Rplus0 = 1b0;EnablePC = 1b0;B15to0 = 1b0;AandB = 1b0;AorB = 1b0;notB = 1b0;shrB = 1b0;shlB = 1b0;AaddB = 1b0;AsubB = 1b0;AmulB = 1b0;AcmpB = 1b0;RFLwrite = 1b0;RFHwrite = 1b0;WPreset = 1b0;WPadd = 1b0;IRload = 1b0;SRload = 1b0;Address_on_

30、Databus = 1b0;ALU_on_Databus = 1b0;IR_on_LOpndBus = 1b0;IR_on_HOpndBus = 1b0;RFright_on_OpndBus = 1b0;ReadMem = 1b0;WriteMem = 1b0;ReadIO = 1b0;WriteIO = 1b0;Shadow = 1b0;Cset = 1b0;Creset = 1b0;Zset = 1b0;Zreset = 1b0;Rs_on_AddressUnitRSide = 1b0;Rd_on_AddressUnitRSide = 1b0;时序逻辑块：控制器程序的最后一部分是时序的al

31、ways语句，在时钟有效沿把Pstate的值赋给Nstate。控制状态寄存器和所有数据寄存器是下降沿触发，它们的值一直保持到下一个时钟下降沿到来时。always (negedge clk)Pstate = Nstate;指令的执行：exec1状态下mvr指令的执行，该指令从寄存器阵列的右路地址读取一个字，写入左路地址。在数据通路里，指令寄存器的输出连接到寄存器阵列的输入，得到左路和右路地址（目的和源）。控制信号RFright_on_OpndBus的值为1时，RegisterFile的内容送到OpndBus上。因为这条总线连接到ALU的输入端，ALU的另一输入端（B）的数据必须经过它送给输出。因

32、此将输入控制信号设为B15to0，直接输出B端的数据。ALU的输出连接到寄存器阵列的输入端，控制信号RFLwrite和RFHwrite控制数据写入RegisterFile的目的位置。mvr : beginRFright_on_OpndBus = 1b1;B15to0 = 1b1;ALU_on_Databus = 1b1;RFLwrite = 1b1;RFHwrite = 1b1;SRload = 1b1;if (ShadowEn=1b1) Nstate = exec2;else beginPCplus1 = 1b1;EnablePC=1b1;Nstate = fetch; endendCPU的

33、大部分指令采用了上面讨论的执行过程。然而，进行存储器访问的指令（如lda）需要另一个时钟周期来读取存储器。指令lda执行的前半部分从寄存器阵列里读取地址送给地址总线，同时发出控制信号ReadMem，对存储器读操作进行初始化。指令lda执行的后半部分在状态execllda里完成，在execllda状态下，ReadMem的值保持为1，当memDataReady的值变为1时，状态机进入下一状态。在这种情况下，Databus上的存储器数据由RFLwrite和RFHwrite控制，在时钟节拍下存入RegisterFile。其他指令的执行和我们讨论的例子类似。lda : beginRplus0 = 1b1

34、;Rs_on_AddressUnitRSide = 1b1;ReadMem = 1b1;Nstate = exec1lda;endCPU的数据结构和控制器受系统主时钟的下降沿触发。控制信号在时钟下降沿被赋值，并保持到下一个时钟下降沿。这段时间里信号经过总线和逻辑单元在数据通路里传输。用Verilog描述CPU时，采用图2-2所示的层次结构。数据结构是单独的部分，把它里面的各个单元连起来构成数据通路。控制器也是单独的Verilog模块。在整个Verilog设计中，用连线把数据通路和控制器连接起来。3、外围模块设计要想让CPU工作，还需要一些外围模块配合CPU工作。如分频器模块、存储器模块和I/.

35、O模块。图2-6给出了系统最高层结构图，具体接口信息如表2-7所示。图2-6系统最高层结构图接口名称输入/输出位宽(bits)功能描述信号来源/去向对应接口名称ExternalResetinput1复位信号，有效时CPU完成复位操作按键K1clk0input1外部时钟输入外部晶振T33outoutput16数据输出，驱动LED灯LED灯LED0-LED7表2-7系统最高层具体接口信息分频器：为CPU正常工作提供稳定的时钟信号。它的输入端口接外部时钟输入，输出为10MHz稳定时钟，作为CPU和存储器的时钟输入。存储器：作为CPU的外部存储器，存储CPU执行的程序指令。图2-7给出了存储器结构图，

36、具体接口信息如表2-8所示。注：存储器的设计务必注意对数据总线的访问与隔离控制。图2-7存储器结构图接口名称输入/输出位宽(bits)功能描述信号来源/去向对应接口名称wrinput1写有效时向存储器写入数据CPU控制器WriteMemrdinput1读有效时从存储器读出数据CPU控制器ReadMemdata0input16数据总线接口CPU数据总线Databusraddinput8地址总线接口CPU寻址单元Addressclkinput1时钟输入分频器c0MemDatareadyoutput1有效时表示存储器准备好读出数据CPU控制器MemDatareadyqoutput16数据输出CPU数

37、据总线Databus表2-8存储器具体接口信息I/O模块：作为本课程设计唯一的输出模块，从数据总线上得到CPU处理好的数据，驱动LED灯闪烁。4、仿真与测试完成CPU各模块的设计，外围模块的设计和软件程序的编写编译及初始化到存储器中的工作，对系统最高层进行仿真通过后，就可以下载到FPGA实验板上，进行实际测试，运行观察分析实验现象。精简指令集CPU的执行过程为CPU从RAM中取指令并执行，完成运算处理后再将相应的结果输出给LED。三、 提交的设计和文档要求1.介绍所设计的16位精简指令集CPU指令系统；2.上交精简指令集CPU所有模块的代码及仿真结果图，并分析仿真结果；3.分析所编写的汇编程序，并翻译成二进制机器码；4.自己编写的CPU外围模块如分频器，存储器和IO接口，上交各模块代码，利用库例化完成的介绍步骤，并分析CPU执行程序的仿真结果图。