电子设计自动化综合优秀PPT.ppt

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1、电子设计自动化综合你现在浏览的是第一页，共75页1本章目录本章目录 1.综合的概念综合的概念4.综合控制流程综合控制流程综合的任务综合的任务基本的综合流程基本的综合流程综合的层次综合的层次定义设计环境定义设计环境Y图图设置设计约束 2.综合工具流程综合工具流程3.关键技术关键技术展平展平优化优化时序逻辑优化时序逻辑优化组合逻辑优化组合逻辑优化工艺映射工艺映射RTL描述的可综合性描述的可综合性你现在浏览的是第二页，共75页2.Top-down设计流程设计流程 行 为 描 述高层次综合RTL 描 述 逻 辑 综 合网 表、逻辑图布 局 布 线版 图 数 据ASICICFPGA你现在浏览的是第三页，

2、共75页31.综合的概念综合的概念综合（综合（Synthesis）可以定义为是将设计的较高抽象层次描述转换成较可以定义为是将设计的较高抽象层次描述转换成较低抽象层次描述的过程。低抽象层次描述的过程。综合的任务：综合的任务：由描述数字系统行为的由描述数字系统行为的HDL,根据系统对硬件的功根据系统对硬件的功能及性能要求能及性能要求,在一个包含众多结构、功能性能均在一个包含众多结构、功能性能均已知的逻辑元件的逻辑单元库的支持下，找出一已知的逻辑元件的逻辑单元库的支持下，找出一个合适的硬件结构来实现个合适的硬件结构来实现(一般是指由一般是指由EDA工具工具自动生成自动生成)你现在浏览的是第四页，共7

3、5页41.综合的概念综合的概念综合的层次综合的层次高层次综合（高层次综合（highlevelsynthesis）从算法级行为描述从算法级行为描述RTL结构描述结构描述逻辑综合逻辑综合(designsynthesis)从从RTL（DataFlow）行为级描述）行为级描述逻辑网表逻辑网表版图综合版图综合(layoutsynthesis)一般指预布局一般指预布局(floorplanning)你现在浏览的是第五页，共75页5Y图图 BehavioralStructure arithmetic RTL Data flowPhysicalDesign Synthesis 逻辑综合High level Sy

4、nthesis你现在浏览的是第六页，共75页6 例例1.不同不同RTL描述得到同一种电路结构描述得到同一种电路结构:数数1电路电路 architecture ALGORITHMIC of ONE_CNT isbegin process(A)veriable NUM:INTERGER range 0 to 3;beginNUM:=0;for I in 0 to 2 loop;if A(I)=1 then NUN:=NUM+1;end if;end loop;C1 C0case NUM is when 0=C C C C=“11”;end case;end process;end ALGORITH

5、MIC;算法描述算法描述真值表真值表-Truth Table:-|A2 A1 A0|C1 C0|-|0 0 0|0 0|-|0 0 1|0 1|-|0 1 0|0 1|-|0 1 1|1 0|-|1 0 0|0 1|-|1 0 1|1 0|-|1 1 0|1 0|-|1 1 1|1 1|-你现在浏览的是第七页，共75页7数据流模型数据流模型结构化设计层次结构化设计层次architecture DATA_FLOW of ONES_CNT is being C1=(A(1)and A(0)or(A(2)and A(0)or(A(2)and A(1)C0=(A(2)and not A(1)and n

6、ot A(0)or(not A(2)and not A(1)and not A(0)or(A(2)and A(1)and A(0)or(not A(2)and not A(1)and A(0);end DATA_FLOW;architecture MACRO of ONE_CNT is being C(1)=MAJ3(A);C(0)CCCCnull;endcase;endprocess;endMUX;（C）MUXMUX结构结构你现在浏览的是第九页，共75页9 C1=(A(1)and A(0)or(A(2)and A(0)or(A(2)and A(1)C0=(A(2)and not A(1)an

7、d not A(0)or(not A(2)and A(1)and not A(0)or(A(2)and A(1)and A(0)or(not A(2)and not A(1)and A(0);C1=(A1A0)+(A2A0)+(A2A1)C0=(A2 A1A0)+(A2A1A0)+(A2A1A 0)+(A2A1A0);你现在浏览的是第十页，共75页10G1G2G3G4X(0)X(1)X(0)X(2)X(1)X(2)A1A2A3C1C012个倒向器、个倒向器、7个与非门（个与非门（4个个3端口）、端口）、2个或非门个或非门你现在浏览的是第十一页，共75页11综合后的逻辑图综合后的逻辑图VHDLD

8、esignRepresentationandSynthesisSynopsys综合工具综合工具,LSI10k库，库，9个单元，个单元，最长路径最长路径4.98ns5个倒相器、个倒相器、3个个4端口与或非门端口与或非门你现在浏览的是第十二页，共75页12你现在浏览的是第十三页，共75页13例例2.不同不同RTL描述得到不同电路结构描述得到不同电路结构:4位加法器位加法器 entityadderisport：（a，b：inintegerrange0to3；y：outintegerrange0to3）；）；end；算法级算法级1Architecturebehv1ofadderisbeginproce

9、ss（a，b）beginy=a+b；endprocess；endbehv1；你现在浏览的是第十四页，共75页14算法级算法级2Architecturebehv2ofadderisSignalS:stand_logic_vector(Ndownto0);beginS=(0&a)+b+cin;Sum=S(N-1downto0);Cout=S(N);endbehv2；N是一个类属参数，具有通用性是一个类属参数，具有通用性(p259)边边连接符连接符你现在浏览的是第十五页，共75页15 MotorolaHDC库库Synopsys综合工具。边综合工具。边P259VHDL设计电子线路设计电子线路你现在浏览

10、的是第十六页，共75页16一位加法器一位加法器你现在浏览的是第十七页，共75页17RTL（1）行波进位加法器（行波进位加法器（Ripplecarryadder）architecturestrucofadderissignalC:std_logic_vector(4downto0);beginprocess(a,b,cin,c)beginC(0)=Cin;foriin0to3loopSum(i)=a(i)xorb(i)xorC(i);C(i+1)=(a(i)andb(i)or(C(i)and(a(i)orb(i);endloop;Cout=C(4);endprocess;endstruc;你现在

11、浏览的是第十八页，共75页18面积最小、速度最慢。边面积最小、速度最慢。边293你现在浏览的是第十九页，共75页19你现在浏览的是第二十页，共75页20RTL（2）先行进位加法器（先行进位加法器（carrylookforwardadder）P(i)=(A(i)B(i)进位传输信号进位传输信号G(i)=A(i)B(i)进位产生信号进位产生信号C1=G1+P1C0C2=G2+P2G1+P2P1C0=G2+P2(C1)C3=G3+P3G2+P3P2G1+P3P2P1(C0)=G3+P3(C2)C4=G4+P4(C3)S1=P0C0S2=P1C1S3=P2C2S4=P3C3王永军王永军P131，数字逻

12、辑与数字系统，数字逻辑与数字系统 +Ci=G(i)+P(i)Ci-1Si=Ci-1+P(i)你现在浏览的是第二十一页，共75页21 先行进位先行进位C-out及及S和的产生和的产生P(i)Ci-1S(i)你现在浏览的是第二十二页，共75页22你现在浏览的是第二十三页，共75页23边292你现在浏览的是第二十四页，共75页24速度速度面面积积（4）（2）（1）同一个算法级描述，可以有不同同一个算法级描述，可以有不同RTL描述，描述，综合后得到不同要求的硬件。综合后得到不同要求的硬件。行波行波超前超前（3）先行先行你现在浏览的是第二十五页，共75页252.综合工具流程综合工具流程1.根据根据VHD

13、L源码产生一个与实现技术无源码产生一个与实现技术无关的通用原理图关的通用原理图(genericschematic)2.根据设计要求执行优化根据设计要求执行优化（optimization）算法）算法,化简状态和布尔化简状态和布尔方程方程(逻辑综合逻辑综合)3.按半导体工艺要求按半导体工艺要求,采用相应的工艺库采用相应的工艺库,把优化的布尔描述映射（把优化的布尔描述映射（mapping）到）到实际的逻辑电路网表实际的逻辑电路网表你现在浏览的是第二十六页，共75页26 平平RTL描述描述展展优化优化(面积、时间）面积、时间）映映射射网网表表未优化布尔式未优化布尔式优化布尔式优化布尔式综综合合工工具具

14、流流程程约束文件约束文件script工艺库工艺库Library你现在浏览的是第二十七页，共75页27综合工具综合工具 RTLDescriptionTechnologyLibraryConstraints(Area,Time)Gate ReportLevelNetlistSynthesis你现在浏览的是第二十八页，共75页283.关键技术关键技术展平展平组合逻辑元件：组合逻辑元件：如果进程对读取的所有信号都敏感（即进程如果进程对读取的所有信号都敏感（即进程的信号敏感表中包含读取的所有信号），则此的信号敏感表中包含读取的所有信号），则此进程称进程称组合进程组合进程 Ai Bi CiCi=Aiand

15、Bi 111100010000你现在浏览的是第二十九页，共75页29展平展平(续续)RS触发器触发器ProcessBeginif（=1andS=0）thenQn=0;Qnb=1;elsif(R=0andS=1)thenQnyLatchclkaPROCESS(clk,a)PROCESS(clk,a)你现在浏览的是第三十二页，共75页32ClkAbYClkAbYClkClkClkY你现在浏览的是第三十三页，共75页33clkabyLatch你现在浏览的是第三十四页，共75页34展平展平(续续)时序逻辑时序逻辑根据根据VHDL原码原码产生一个与实现技术无关的通产生一个与实现技术无关的通用原理图用原理

16、图(genericschematic)可以综合的只是可以综合的只是VHDL的子集的子集(尚未标准化尚未标准化)其中其中,基本的时序元件包括基本的时序元件包括:RS触发器触发器锁存器锁存器-Latch触发器触发器-Trigger你现在浏览的是第三十五页，共75页35触发器触发器:边缘敏感触发器为同步操作时序逻辑元件，其输边缘敏感触发器为同步操作时序逻辑元件，其输出由输入时钟所规定时刻的数据输入确定出由输入时钟所规定时刻的数据输入确定,可想象为对可想象为对数据的采样控制。数据的采样控制。a.每一个同步赋值的信号对应一个触发器每一个同步赋值的信号对应一个触发器b.每个进程只允许有一个时钟每个进程只允

17、许有一个时钟c.最基本的触发器为最基本的触发器为D触发器触发器,其形式为带时钟其形式为带时钟控制的简单赋值语句控制的简单赋值语句,且数据输出由时钟触发且数据输出由时钟触发你现在浏览的是第三十六页，共75页36D触发器触发器 architecture RTL of D Register is begin process（clk）beginifclkeventandclk=“1”thenQDQQD你现在浏览的是第三十七页，共75页37优化优化时序优化时序优化状态优化状态优化状态减少：即寄存器个数减少，合并等价状态、删除冗余状态；状态减少：即寄存器个数减少，合并等价状态、删除冗余状态；状态分配：将最

18、小状态表中的每个状态分配一个状态变量状态分配：将最小状态表中的每个状态分配一个状态变量的编码，目标是造价最低的编码，目标是造价最低（数字逻辑理论）（数字逻辑理论）组合逻辑优化组合逻辑优化面积小、速度快面积小、速度快面积小面积小用与门和或门输入端数之和表示面积大小。用与门和或门输入端数之和表示面积大小。速度快速度快二级逻辑与或非门速度最快，级数多则慢二级逻辑与或非门速度最快，级数多则慢往往矛盾，根据需要折衷往往矛盾，根据需要折衷你现在浏览的是第三十八页，共75页38时序优化时序优化时序电路：时序电路：输出信号输出信号out不仅依赖于输入信号不仅依赖于输入信号in的当前值；的当前值；还依赖于输入信

19、号还依赖于输入信号in的历史值。的历史值。时序电路的记忆元件若是在统一的时钟激励时序电路的记忆元件若是在统一的时钟激励下发生状态转换，则称为同步时序电路。下发生状态转换，则称为同步时序电路。组合逻辑电路组合逻辑电路记忆元件记忆元件输入输入in输出输出out次态次态next当前状态当前状态state你现在浏览的是第三十九页，共75页39串并转换器串并转换器 框图框图时钟后沿触发时钟后沿触发;R:同步复位信号同步复位信号;A:下一拍输入下一拍输入D有效有效;收集收集D串行数据串行数据4位位,并行输出在并行输出在Z上上;DONE与与Z输出在同一周期输出在同一周期,提示目标器件数据在提示目标器件数据在

20、Z上上;同时同时A下一脉冲到来下一脉冲到来,指示新数据将在下一时钟周期到达指示新数据将在下一时钟周期到达D;否则器件在送完并行数据以后否则器件在送完并行数据以后,进入复位状态进入复位状态,等待新数据到来等待新数据到来.规范规范你现在浏览的是第四十页，共75页40时序图时序图状态优化状态优化你现在浏览的是第四十一页，共75页41时序机状态图时序机状态图你现在浏览的是第四十二页，共75页42状态表状态表1.用枚举类型来表示状态用枚举类型来表示状态2.将状态表编码将状态表编码3.建模建模你现在浏览的是第四十三页，共75页43时序优化时序机综合步骤：时序机综合步骤：1）建立原始状态图（状态表）建立原始

21、状态图（状态表）2）状态化简：删除冗余状态、合并等价状态。）状态化简：删除冗余状态、合并等价状态。寻求一个功能等价的、状态数目最小或接近最寻求一个功能等价的、状态数目最小或接近最小的时序机小的时序机-即寄存器个数减少；即寄存器个数减少；3）状态分配：将最小状态表中的每个状态分）状态分配：将最小状态表中的每个状态分配一个状态变量的编码，目标是造价最低；配一个状态变量的编码，目标是造价最低；4）用组合逻辑电路综合的方法，实现次态函数和）用组合逻辑电路综合的方法，实现次态函数和输出函数（为组合电路输出）。输出函数（为组合电路输出）。你现在浏览的是第四十四页，共75页44时序优化状态分配：给每个状态分

22、配一个记忆元状态分配：给每个状态分配一个记忆元件的编码来表征该状态。件的编码来表征该状态。通常用寄存器（二值元件）作为记忆元通常用寄存器（二值元件）作为记忆元件，因此是用寄存器所构成的二进制编件，因此是用寄存器所构成的二进制编码代表状态。码代表状态。设状态总数为设状态总数为n,寄存器长度寄存器长度m,则：则：2mn你现在浏览的是第四十五页，共75页45控制电路和数据单元控制电路和数据单元控制电路控制电路 你现在浏览的是第四十六页，共75页46组合逻辑优化组合逻辑优化 例例1单端输出二级逻辑单端输出二级逻辑Y1=X1X2X4+X1X2X3X4+X1X2X3X4+X1X2X3X4+X1X2X3X4

23、Y1=X1X2X4+X1X3X4+X2X3X4Y1Y1X1X1X2X2你现在浏览的是第四十七页，共75页47例例2多输出二级逻辑多输出二级逻辑Y1=X1X2X3Y2=X1X2X3+X1X2X3 Y3=X1X2X3+X1X2X3+X1X2X3+X1X2X3X1 X2X3Y1Y2Y3000，001001，001010，X01011，X01100，110101，010T=你现在浏览的是第四十八页，共75页48例例2多输出二级逻辑（续）多输出二级逻辑（续）优化为：优化为：Y1=X1X2X3Y2=X1X2Y3=X1000，001001，001010，X01011，X01100，110101，010T=0

24、0X，00101X，X01100，110101，010T=X2X1X3Y1Y2Y3真值表的阵列表示真值表的阵列表示你现在浏览的是第四十九页，共75页49用多维逻辑空间来表达三种输入集合用多维逻辑空间来表达三种输入集合000，110001，110010，010COFF=011，010100，001101，101 断开集合断开集合 导通集合导通集合无关集合无关集合 010，100 011，100110，111111，111000，001001，001010，001CoN=011，001100，110101，010CDC=真值表中真值表中Y为为1的保的保留为留为1，其余非，其余非1位位改为改为0真值

25、表中真值表中Y为为0的改的改为为1，其余非，其余非0位的位的保留为保留为0真值表中真值表中Y为为X的改的改为为1，其余非，其余非X位位改为改为0你现在浏览的是第五十页，共75页50二级逻辑优化关键技术二级逻辑优化关键技术逻辑函数的多维体表示：逻辑函数的多维体表示：Y1=X1X2X3Y2=X1X2多维逻辑空间：多维逻辑空间：Y3=X1100100Con=10X0100XX001（001）（100）（100）（101）（011）（000）（010）Y1Y2Y3Con的多维体表示的多维体表示你现在浏览的是第五十一页，共75页51 例例1.数数1电路电路 architecture ALGORITHMI

26、C of ONE_CNT isbegin process(A)variable NUM:INTERGER range 0 to 3;beginNUM:=0;for I in 0 to 2 loop;if A(I)=1 then NUN:=NUM+1;end if;end loop;C1 C0case NUM is when 0=C C C C=“11”;end case;end process;end ALGORITHMIC;算法描述算法描述真值表真值表-Truth Table:-|A2 A1 A0|C1 C0|-|0 0 0|0 0|-|0 0 1|0 1|-|0 1 0|0 1|-|0 x

27、 1 1|1 0|-|1 0 0|0 1|-|1 0 x 1|1 0|-|1 1 0 x|1 0|-|1x 1 1|1 1|-你现在浏览的是第五十二页，共75页52 C1=(A(1)and A(0)or(A(2)and A(0)or(A(2)and A(1)C0=(A(2)and not A(1)and not A(0)or(not A(2)and A(1)and not A(0)or(A(2)and A(1)and A(0)or(not A(2)and not A(1)and A(0);C1=(A2A1A0)+(A2 A1 A0)+(A2A1A0)+A2A1A0 C1=(A1A0)+(A2

28、A0)+(A2A1)C1=(A2 A1A0)+(A2 A1 A0)+(A2A1)=A0(A2 A1+A2 A1)+(A2A1)=(A0 (A2 A1)+(A2A1)C0=(A2 A1A0)+(A2A1A0)+(A2A1A 0)+(A2A1A0);=A0(A2 A1)+A0(A2 A1)=A0 (A2 A1)你现在浏览的是第五十三页，共75页53G1G2G3G4X(0)X(1)X(0)X(2)X(1)X(2)A1A2A3C1C012个倒向器、个倒向器、7个与非门（个与非门（4个个3端口）、端口）、2个或非门个或非门你现在浏览的是第五十四页，共75页54多维逻辑空间：多维逻辑空间：（100）（01

29、1）（101）（111）（110）C1C0（001）（111）（010）00A2A0A1A0A2A1A2A1A0你现在浏览的是第五十五页，共75页55综合后的逻辑图综合后的逻辑图Synopsys综合工具，综合工具，LSI10k库，库，9个单元，个单元，最长路径最长路径4.98ns你现在浏览的是第五十六页，共75页56一位加法器一位加法器你现在浏览的是第五十七页，共75页57逻辑函数的覆盖逻辑函数的覆盖-质蕴涵体质蕴涵体覆盖：覆盖：符合一定条件的多维体集合符合一定条件的多维体集合覆盖的性质（导通覆盖）：覆盖的性质（导通覆盖）：导通覆盖：导通覆盖：必须包含导通集合中全部顶点，不包括断开集必须包含导

30、通集合中全部顶点，不包括断开集合中任一顶点，但可包含无关集合中的某些顶点。合中任一顶点，但可包含无关集合中的某些顶点。覆盖中的每一个多维体称为覆盖中的每一个多维体称为蕴涵体蕴涵体，每个蕴涵体必须至，每个蕴涵体必须至少包含一个属于导通集合的顶点。少包含一个属于导通集合的顶点。最小的蕴涵体最小的蕴涵体就是导就是导通集合中的一个顶点。通集合中的一个顶点。组成覆盖的所有蕴涵体都必须是组成覆盖的所有蕴涵体都必须是质蕴涵体质蕴涵体：如果一个蕴涵：如果一个蕴涵体不会被另一个已存在或可能存在的蕴涵体全部包含，体不会被另一个已存在或可能存在的蕴涵体全部包含，则称此蕴涵体为质蕴涵体。则称此蕴涵体为质蕴涵体。覆盖中

31、应排除非质蕴涵体。覆盖中应排除非质蕴涵体。覆盖中所有的质蕴涵体都是覆盖中所有的质蕴涵体都是必要质蕴涵体：必要质蕴涵体：如果一如果一个质蕴涵体中至少有一个顶点未被覆盖中的其他质个质蕴涵体中至少有一个顶点未被覆盖中的其他质蕴涵体包含，则称此质蕴涵体为必要质蕴涵体。蕴涵体包含，则称此质蕴涵体为必要质蕴涵体。覆覆盖中应排除非必要质蕴涵体。盖中应排除非必要质蕴涵体。你现在浏览的是第五十八页，共75页58组合逻辑优化组合逻辑优化组合逻辑电路综合的基本方法：组合逻辑电路综合的基本方法：把设计者的原始描述转化为初始覆盖表把设计者的原始描述转化为初始覆盖表覆盖表最小化：将初始覆盖最小化（排除非覆盖表最小化：将初

32、始覆盖最小化（排除非质蕴涵体质蕴涵体以及以及非必要质蕴涵体），即以最低非必要质蕴涵体），即以最低或接近最低成本实现该电路或接近最低成本实现该电路找出一个与最小化覆盖表相对应的组合逻辑找出一个与最小化覆盖表相对应的组合逻辑电路电路你现在浏览的是第五十九页，共75页59覆盖的最小化覆盖的最小化冗余的判断冗余的判断冗余蕴涵体的删除冗余蕴涵体的删除冗余连线的删除冗余连线的删除覆盖的评价与最小化的策略（成本）覆盖的评价与最小化的策略（成本）1).与门的个数，即必要的质蕴涵体个数与门的个数，即必要的质蕴涵体个数与门个数与门个数=或门输入端数或门输入端数2).连线的个数，即与门和或门的输入端口数连线的个数，

33、即与门和或门的输入端口数3).单个与门的输入端数单个与门的输入端数4).单个或门的输入端数单个或门的输入端数5).单个与门的扇出数：单个与门的扇出数：FO-元件可驱动同类元件个数元件可驱动同类元件个数成本成本（1）为第）为第1成本成本,（2）为第）为第2成本，成本，单个门成本为（单个门成本为（3）+（5）；）；你现在浏览的是第六十页，共75页60例例3多级逻辑优化多级逻辑优化Y1=X1X2X3X4+X1X2X3X5+X1X2X6Y1=X1X2（X3X4+X3X5+X6）x1x2x3x4x3x5x6x3x4x3x5x6Y1Y1x1x2以输入端数算面积，以输入端数算面积，以逻辑级数算速度。以逻辑级

34、数算速度。你现在浏览的是第六十一页，共75页61工艺映射工艺映射选择元件选择元件选择驱动强度选择驱动强度优化优化你现在浏览的是第六十二页，共75页62示例示例以面积为目标（以面积为目标（1）69门，门，10.8ns你现在浏览的是第六十三页，共75页63以速度为目标（以速度为目标（1）487门门,4.5ns你现在浏览的是第六十四页，共75页64以面积为目标（以面积为目标（2）你现在浏览的是第六十五页，共75页65以速度为目标以速度为目标（2）你现在浏览的是第六十六页，共75页66RTL描述的可综合性描述的可综合性延迟语句不可综合延迟语句不可综合全部用同步电路全部用同步电路易于设计易于设计每一层次

35、规模不多于每一层次规模不多于500门门避免使用多周期避免使用多周期每一个层次化模块的输出，应直接来自触发器的每一个层次化模块的输出，应直接来自触发器的输出端输出端你现在浏览的是第六十七页，共75页67 4.综合控制流程（综合控制流程（Synopsys DC）基本的综合流程基本的综合流程 如下图所示，它包括如下步骤：如下图所示，它包括如下步骤：1.开发开发HDL模型模型2.启动启动DCshell界面界面3.指定相关库指定相关库4.读入设计读入设计5.定义设计环境定义设计环境6.选择编译策略选择编译策略7.设置设计约束设置设计约束8.优化优化9.分析与调试分析与调试10.保存设计数据保存设计数据你

36、现在浏览的是第六十八页，共75页68 你现在浏览的是第六十九页，共75页69 定义定义设计环境设计环境设设计计环环境境指指围围绕绕将将要要进进行行综综合合的的设设计计的的环环境境，由由一一套套属属性性（attribute）和约束（）和约束（constraint）来模拟。）来模拟。主要包括：主要包括：操作条件：操作条件：温度、电压。温度、电压。线负载模型：线负载模型：通过估计连线长度、扇出以及面积等，预估连线延迟通过估计连线长度、扇出以及面积等，预估连线延迟。系统接口：系统接口：包括为驱动设计的器件以及被驱动的负载定义，如下图所示包括为驱动设计的器件以及被驱动的负载定义，如下图所示。你现在浏览的

37、是第七十页，共75页70 你现在浏览的是第七十一页，共75页71设置设计约束 降级、退化降级、退化你现在浏览的是第七十二页，共75页72 DC使用两类约束来优化设计使用两类约束来优化设计A.设计规则约束（设计规则约束（DRC）集成电路制造商的约束要求集成电路制造商的约束要求内部网络的上升时间、下降时间、扇出和电容内部网络的上升时间、下降时间、扇出和电容set_max_capacitance10set_max_transitionset_max_fanout4你现在浏览的是第七十三页，共75页73 B.用户定义的约束（优化约束）用户定义的约束（优化约束）你现在浏览的是第七十四页，共75页74 1).定义时钟输入信号定义时钟输入信号create-period-50waveform025clk2).定义输入和输出延迟定义输入和输出延迟set_input_delay20clockclkd_in则输入端口和触发器之间的组合电路的最大延迟为则输入端口和触发器之间的组合电路的最大延迟为50-20-setup3).面积约束面积约束set_max_area200004).最小孔隙度（最小孔隙度（Minporosity）：可布线性）：可布线性你现在浏览的是第七十五页，共75页75