专题四数字频率计设计PPT讲稿.ppt

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1、专题四数字频率计设计第1页，共15页，编辑于2022年，星期三设计要求：1、设计、设计8位十进制数字频率计。位十进制数字频率计。2、测量频率范围为、测量频率范围为1Hz50MHz。3、测量被测信号的周期（单位：微秒），最大周期为、测量被测信号的周期（单位：微秒），最大周期为1秒，最小周期为秒，最小周期为1微微秒。秒。专题四：数字频率计设计 第2页，共15页，编辑于2022年，星期三一、测频原理8位十进制计数器位十进制计数器输入信号输入信号Fin闸门信号闸门信号EN1秒1秒计数输出计数输出译码、显示译码、显示锁存器锁存器锁存信号锁存信号LOAD复位信号复位信号RST控制器电路控制器电路ENRST

2、LOAD标准秒脉冲第3页，共15页，编辑于2022年，星期三二、控制器时序控制器时序图ENRST0.5秒利用对利用对CLK的的2分频产生分频产生对对tsten求反求反利用利用CLK和和tsten合成，合成，clk0 and tsen0时，时，clr_cnt1第4页，共15页，编辑于2022年，星期三三、8位十进制计数器设计（一）用（一）用VHDL设计十进制计数器设计十进制计数器LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY CNT10 IS PORT(CLK,RST,EN:IN ST

3、D_LOGIC;CQ:OUT STD_LOGIC_VECTOR(3 DOWNTO 0);COUT:OUT STD_LOGIC );END CNT10;第5页，共15页，编辑于2022年，星期三ARCHITECTURE behav OF CNT10 ISBEGIN PROCESS(CLK,RST,EN)VARIABLE CQI:STD_LOGIC_VECTOR(3 DOWNTO 0);BEGIN IF RST=1 THEN CQI:=(OTHERS=0);-计数器复位计数器复位 ELSIF CLKEVENT AND CLK=1 THEN -检测时钟上升沿检测时钟上升沿 IF EN=1 THEN

4、-检测是否允许计数检测是否允许计数 IF CQI=1001 THEN CQI:=“0000”;COUT=1;ELSE CQI:=CQI+1;COUT=0;END IF;END IF;END IF;CQ=CQI;END PROCESS;END behav;第6页，共15页，编辑于2022年，星期三（二）（二）8位十进制频率计电路图位十进制频率计电路图第7页，共15页，编辑于2022年，星期三三、32位锁存器设计LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY reg32b IS PORT

5、(load:IN STD_LOGIC;din:in STD_LOGIC_VECTOR(31 DOWNTO 0);DOUT:OUT STD_LOGIC_VECTOR(31 DOWNTO 0);END reg32b;ARCHITECTURE behav OF reg32b ISBEGIN PROCESS(load,din)BEGIN IF loadEVENT AND load=1 THEN dout=din;END IF;END PROCESS;END behav;第8页，共15页，编辑于2022年，星期三四、控制器设计参考程序LIBRARY IEEE;USE IEEE.STD_LOGIC_116

6、4.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY testctl IS PORT(clk:IN STD_LOGIC;tsten:out STD_LOGIC;clr_cnt:out STD_LOGIC;load:out STD_LOGIC);END testctl;ARCHITECTURE behav OF testctl IS signal div2clk:std_logic;第9页，共15页，编辑于2022年，星期三BEGIN PROCESS(clk)BEGIN IF clkEVENT AND clk=1 THEN div2clk=not div2cl

7、k;END IF;END PROCESS;load=not div2clk;tsten=div2clk;process(clk,div2clk)begin if clk=0 and div2clk=0 then clr_cnt=1;else clr_cnt=0;end if;end process;END behav;四、控制器设计参考程序（续）第10页，共15页，编辑于2022年，星期三五、频率计总电路图第11页，共15页，编辑于2022年，星期三六、实验仪实际接口电路图第12页，共15页，编辑于2022年，星期三七、周期测量七、周期测量8位十进制计数器位十进制计数器输入信号输入信号Fin1MHz标准方波信号标准方波信号计数输出计数输出锁存器锁存器译码、显示译码、显示锁存信号锁存信号LOAD复位信号复位信号RST控制器电路控制器电路ENRSTLOAD输入信号输入信号Fin第13页，共15页，编辑于2022年，星期三第14页，共15页，编辑于2022年，星期三作业画出测量某周期信号的周期的电路框图，并编写其VHDL程序。说明：1、周期显示使用8位十进制方式显示。2、可分步编写程序，最后画出电路图。3、译码、显示部分的程序可以不编写。4、8位十进制计数器要求使用元件例化的方式编写。第15页，共15页，编辑于2022年，星期三