第七章大规模数字集成电路课件.ppt

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1、第七章大规模数字集第七章大规模数字集成电路成电路第1页，此课件共66页哦大规模集成电路概述大规模集成电路概述按我国的国家标准，大规模数字集成电路按我国的国家标准，大规模数字集成电路的分类：的分类：第2页，此课件共66页哦大规模集成电路概述大规模集成电路概述专用集成电路的分类专用集成电路的分类 全定制集成电路全定制集成电路：由制造厂家，按用户提出的逻辑要求：由制造厂家，按用户提出的逻辑要求,针对针对某种应用而专门设计和制造的集成电路芯片。只有当芯片某种应用而专门设计和制造的集成电路芯片。只有当芯片生产的数量相当大的时候，才会使用这种设计方法。生产的数量相当大的时候，才会使用这种设计方法。半定制集

2、成电路半定制集成电路：由制造厂家按照一定的标准完成器件：由制造厂家按照一定的标准完成器件的布局和制造，也就是给用户提供集成电路的半成品的布局和制造，也就是给用户提供集成电路的半成品，再根据用户提出的要求，进行布线设计和连线，成为具体再根据用户提出的要求，进行布线设计和连线，成为具体的产品。的产品。半定制集成电路有两种基本的形式：基于门阵列的电路和基于半定制集成电路有两种基本的形式：基于门阵列的电路和基于标准单元的电路。标准单元的电路。第3页，此课件共66页哦大规模集成电路概述大规模集成电路概述可编程逻辑器件可编程逻辑器件可可 编编 程程 逻逻 辑辑 器器 件件(Programmable Log

3、ic Device 简简称称PLD)就就是是一一种种由由用用户户编编程程实实现现某某种逻辑功能的半定制集成电路。种逻辑功能的半定制集成电路。早早期期的的可可编编程程逻逻辑辑器器件件都都是是由由“与与阵阵列列”和和“或或阵阵列列”构构成成的的。与与阵阵列列就就是是一一系系列列多多输输入入与与门门，用用来来产产生生乘乘积积项项或或者者最最小小项项；或或阵阵列列就就是是一一系系列列或或门门，用用来来将将乘乘积积项项组组合合成成与与或或表表达达式式。实现各种组合电路。实现各种组合电路。如果加上触发器，就可以实现各种时序电路。如果加上触发器，就可以实现各种时序电路。第4页，此课件共66页哦大规模集成电路

4、概述大规模集成电路概述PLD电路的表示方法电路的表示方法 由由于于PLD的的阵阵列列规规模模大大,它它的的与与门门和和或或门门的的表表示示方法和传统的表示方法不同。方法和传统的表示方法不同。PLD的连接表示法：的连接表示法：固定连接固定连接编程连接编程连接未连接未连接第5页，此课件共66页哦大规模集成电路概述大规模集成电路概述PLD中与门中与门,或门及简化与门的表示方法：或门及简化与门的表示方法：第6页，此课件共66页哦大规模集成电路概述大规模集成电路概述与与-或阵列构成的可编程逻辑器件或阵列构成的可编程逻辑器件 如果与门输如果与门输入连接可以入连接可以改变，称为改变，称为与阵列可编与阵列可编

5、程。程。如果或门输如果或门输入连接可以入连接可以改变，称为改变，称为或阵列可编或阵列可编程。程。如果与门、如果与门、或门的输入或门的输入都可以改变，都可以改变，称为与称为与-或阵或阵列都可编程。列都可编程。第7页，此课件共66页哦大规模集成电路概述大规模集成电路概述阵阵列列图图是是用用来来描描述述PLD内内部部元元件件连连接关系的一种特别的逻辑图。接关系的一种特别的逻辑图。第8页，此课件共66页哦大规模集成电路概述大规模集成电路概述到到20世纪世纪80年代，开始推出两种规模更大，年代，开始推出两种规模更大，使用效率更高的可编程逻辑器件：使用效率更高的可编程逻辑器件：复杂可编程逻辑器件复杂可编程

6、逻辑器件CPLD（Complex Programmable Logic Device)现场可编程门阵列现场可编程门阵列FPGA（Field Programmable Gate Array）它们都具有体系结构和逻辑单元灵活、集成度它们都具有体系结构和逻辑单元灵活、集成度高以及适用范围宽等特点。成为现在广泛使用高以及适用范围宽等特点。成为现在广泛使用的可编程逻辑器件。的可编程逻辑器件。第9页，此课件共66页哦大规模集成电路概述大规模集成电路概述PLD的分类的分类 按与或阵列可编程性分类按与或阵列可编程性分类 与与阵阵列列固固定定,或或阵阵列列可可编编程程的的PLD，可可擦擦除除可可编编程只读存储器

7、程只读存储器EPROM即属于此类即属于此类PLD。与与或或阵阵列列均均可可编编程程的的PLD，就就是是一一般般所所说说的的PLA器件。器件。与与阵阵列列可可编编程程,或或阵阵列列固固定定的的PLD，可可编编程程阵阵列列逻逻辑辑(PAL),通通用用阵阵列列逻逻辑辑(GAL)等等均均属属于于此此类类PLD。第10页，此课件共66页哦大规模集成电路概述大规模集成电路概述按集成度分类按集成度分类 低低密密度度可可编编程程逻逻辑辑器器件件(LDPLD)，集集成成度度小小于于1000门门/每每片片的的可可编编程程逻逻辑辑器器件件，PAL和和GAL属属于此列。于此列。高高密密度度可可编编程程逻逻辑辑器器件件

8、(HDPLD)，集集成成度度大大于于1000门门/每每片片。复复杂杂的的可可编编程程逻逻辑辑器器件件CPLD和和现场可编程门阵列现场可编程门阵列FPGA都属于都属于HDPLD。第11页，此课件共66页哦大规模集成电路概述大规模集成电路概述按编程工艺分类按编程工艺分类 熔熔丝丝或或反反熔熔丝丝编编程程器器件件。通通过过熔熔丝丝的的连连接接或或断断开实现连接编程。属于一次性编程。开实现连接编程。属于一次性编程。浮浮栅栅编编程程器器件件。采采用用悬悬浮浮栅栅储储存存电电荷荷的的方方法法来来保保存存数数据据。通通过过注注入入或或擦擦除除悬悬浮浮栅栅的的电电子子来来实实现编程。属于非易失可重复擦除器件现

9、编程。属于非易失可重复擦除器件。静静态态存存储储器器(SRAM)编编程程器器件件。将将决决定定系系统统逻逻辑辑功功能能和和互互连连的的配配置置数数据据存存储储在在SRAM，并并由由此此决决定定PLD的的连连接接。每每次次开开机机都都要要将将保保存存好好的的配置数据加载到配置数据加载到SRAM，器件才可以工作。，器件才可以工作。第12页，此课件共66页哦大规模集成电路概述大规模集成电路概述PLDPLD的性能特点：的性能特点：减小系统体积减小系统体积 增强了逻辑设计的灵活性增强了逻辑设计的灵活性 提高了系统的处理速度和可靠性提高了系统的处理速度和可靠性 缩短了设计周期缩短了设计周期,降低了系统成本

10、降低了系统成本 系统可以具有加密功能系统可以具有加密功能 第13页，此课件共66页哦存储器存储器 存存储储器器从从应应用用的的角角度度分分为为两两大大类类：随随机机存存储储器器RAM（Random Access Memory）和和 只只 读读 存存 储储 器器 ROM（Read Only Memory）。）。随随机机存存储储器器是是随随时时可可以以按按地地址址进进行行读读写写的的存存储储器，读写的速度比较快。器，读写的速度比较快。只只读读存存储储器器工工作作时时一一般般只只读读出出数数据据。但但是是，现现在在的的许许多多只只读读存存储储器器也也是是经经常常可可以以改改写写数数据据的的，但但是是

11、速速度度较较慢慢，而而且且不不能能按按指指定定地地址址直直接接改改写写，往往往往是是要要先先擦擦除除再再写写入入。和和随随机机读读写写的的工工作作方方式还是有区别。式还是有区别。第14页，此课件共66页哦存储器存储器 存存储储矩矩阵阵由由许许多多存存储储单单元元组组成成，存存储储器器的的容容量量由由存存储储单单元元的的数数目目和和每每个个存存储储单单元元的的数数据据位位数数来决定。来决定。译译码码器器对对输输入入地地址址译译码码，n位位地地址址可可访访问问2n个个存存储单元。储单元。读写电路完成存储器和其他电路的连接。读写电路完成存储器和其他电路的连接。随机存储器随机存储器 第15页，此课件共

12、66页哦存储器存储器 静态随机存储器静态随机存储器T1T4构构成成触触发发器器，存储一位信息；存储一位信息；T5T6是是传传输输门门，由由译译码码器器输输出出控控制制，选选择择读写单元；读写单元；T7T8也也受受译译码码输输出出控控制；制；K1K5构构成成双双向向数数据据缓冲器，控制读、写。缓冲器，控制读、写。第16页，此课件共66页哦存储器存储器 动态随机存储器动态随机存储器 动动态态随随机机存存储储器器利利用用一一个个MOS管管和和一一个个电电容容就就可可以存储一位信息。以存储一位信息。选择线受地址译码器的输出控制。选择线受地址译码器的输出控制。电电容容上上存存储储的的信信息息并并不不能能

13、保保持持很很长长的的时时间间。为为了了信信息息能能长长期期保保存存，要要对对电电容容定定期期的的进进行行充充电电，以以防防止止信信息息的的丢丢失失。这这种种操操作作称称为为动动态态存存储储器器的刷新。的刷新。第17页，此课件共66页哦存储器存储器 静静态态存存储储元元的的优优点点是是使使用用方方便便，不不需需定定期期刷刷新新，工工作作速速度度较较快快。但但是是每每位位存存储储元元需需要要的的MOS管管多多，集集成成度度低低，成成本本高高，只只能能用于小容量存储器。用于小容量存储器。动动态态存存储储元元的的优优点点是是元元件件少少、功功耗耗低低，成成本本低低，适适合合于于构构成成大大容容量量存存

14、储储器器，缺缺点点是是需需要要进进行行周周期期性性刷刷新新，使使得得动动态态存存储储器器的的工作速度受到一定的影响。工作速度受到一定的影响。第18页，此课件共66页哦存储器存储器 只读存储器只读存储器ROM 只只读读存存储储器器的的整整体体结结构构和和RAM的的结结构构相相似似，也也是由译码电路、存储矩阵和读写电路构成。是由译码电路、存储矩阵和读写电路构成。具体的存储结构有很大区别具体的存储结构有很大区别由于译码器是与门由于译码器是与门结构，存储单元是结构，存储单元是由或非门构成，逻由或非门构成，逻辑上看成或门。所辑上看成或门。所以以ROM可以看出是可以看出是与阵列固定，或阵与阵列固定，或阵列

15、可编程的列可编程的PLD。第19页，此课件共66页哦存储器存储器 ROMROM的分类的分类 固定只读存储器固定只读存储器ROM ROM 可编程只读存储器可编程只读存储器PROM PROM 可编程可擦除只读存储器可编程可擦除只读存储器EPROM EPROM 紫外线照射擦除的UVEPROM 电擦除的E2PROM FLASH闪烁存储器 第20页，此课件共66页哦存储器存储器ROM作为逻辑器件作为逻辑器件 ROM除除了了作作为为存存储储器器使使用用外外，还还可可以以当当作作通通用用的的组组合合逻逻辑辑电电路路，ROM的的编编程程就就是是把把组组合合逻辑电路的真值表存储在逻辑电路的真值表存储在ROM中。

16、中。ROM的与阵列就是最小项发生器。的与阵列就是最小项发生器。用用ROM实实现现逻逻辑辑函函数数时时，要要将将函函数数表表示示为为最最小项表达式。小项表达式。选选择择所所需需要要的的最最小小项项，由由或或阵阵列列“相相或或”，就就得到函数的实现。得到函数的实现。不需要逻辑化简。不需要逻辑化简。第21页，此课件共66页哦存储器存储器例例1 1：试试用用适适当当容容量量的的PROMPROM将将四四位位二二进进制码转换为四位格雷码。制码转换为四位格雷码。第22页，此课件共66页哦存储器存储器由由真真值值表表可可写写出出输输出出函函数数式式(最最小小项项表表达式）：达式）：G G3 3=m=m（8 8

17、、9 9、1010、1111、1212、1313、1414、1515）G G2 2=m=m（4 4、5 5、6 6、7 7、8 8、9 9、1010、1111）G G1 1=m=m（2 2、3 3、4 4、5 5、1010、1111、1212、1313）G G0 0=m=m（1 1、2 2、5 5、6 6、9 9、1010、1313、1414）第23页，此课件共66页哦存储器存储器B-GB-G码码变变换换器器的的PROMPROM阵阵列列图：图：G G3 3=m=m（8 8、9 9、1010、1111、1212、1313、1414、1515）G G2 2=m=m（4 4、5 5、6 6、7 7、

18、8 8、9 9、1010、1111）G G1 1=m=m（2 2、3 3、4 4、5 5、1010、1111、1212、1313）G G0 0=m=m（1 1、2 2、5 5、6 6、9 9、1010、1313、1414）需需要要的的ROM的的容容量量为为164位。位。第24页，此课件共66页哦存储器存储器例例2 2 用用ROMROM实现序列信号发生器。实现序列信号发生器。实现以下四组序列信号：实现以下四组序列信号：F F1 1=0100110000011;=0100110000011;F F2 2=0001101000111;=0001101000111;F F3 3=01000100001

19、11;=0100010000111;F F4 4=1100111000110=1100111000110。序序列列长长度度为为1313，需需要要4 4级级触触发发器器，构构成成模模1313的的计数器，作为信号源。计数器，作为信号源。再用再用ROMROM作为组合电路，产生序列。作为组合电路，产生序列。第25页，此课件共66页哦存储器存储器F F1 1=m=m（1 1、4 4、5 5、1111、1212）;F F2 2=m=m（3 3、4 4、6 6、1010、1111、1212）;F F3 3=m=m（1 1、5 5、1010、1111、1212）;F F4 4=m=m（0 0、1 1、4 4、

20、5 5、6 6、1010、1111）。）。第26页，此课件共66页哦存储器存储器 存储容量的扩展存储容量的扩展 存储器是由存储芯片组成的。使用一片存储芯存储器是由存储芯片组成的。使用一片存储芯片，往往不能满足存储器容量的要求。这时，片，往往不能满足存储器容量的要求。这时，就需要用多片存储芯片来扩展容量。就需要用多片存储芯片来扩展容量。扩展容量有两种需求：位扩展和地址扩展。扩展容量有两种需求：位扩展和地址扩展。当存储单元的存储位数不能满足需要时，要进当存储单元的存储位数不能满足需要时，要进行位扩展；当存储单元数目不能满足需要时，行位扩展；当存储单元数目不能满足需要时，要进行抵制扩展。不论是哪一种

21、扩展，都要注要进行抵制扩展。不论是哪一种扩展，都要注意扩展后存储芯片的译码选择。意扩展后存储芯片的译码选择。第27页，此课件共66页哦存储器存储器 位扩展位扩展 有有的的存存储储芯芯片片的的数数据据位位只只有有1位位、2位位、或或者者4位位。如如果果要要构构成成8位位数数据据的的存存储储器器，芯芯片片的的数数据据位就不够，需要进行位扩展。位就不够，需要进行位扩展。用用存存储储器器的的位位数数除除以以芯芯片片的的数数据据位位数数，就就是是要要使用的芯片数。使用的芯片数。用两片用两片8K4位芯片扩展为位芯片扩展为8K8位存储器。位存储器。第28页，此课件共66页哦存储器存储器 位扩展是由几片芯片构

22、成一组存储器，一位扩展是由几片芯片构成一组存储器，一组芯片的连接应该是：组芯片的连接应该是：（1）各芯片的各条地址线分别并联，并联后连）各芯片的各条地址线分别并联，并联后连接到输入的地址线。接到输入的地址线。（2）各芯片的片选端并联，连接到外加的片选）各芯片的片选端并联，连接到外加的片选输入，使得各芯片用相同的地址进行选择。输入，使得各芯片用相同的地址进行选择。（3）各芯片的数据线分别连接到输入的数据线，）各芯片的数据线分别连接到输入的数据线，形成数据线的扩展，也就是位扩展。形成数据线的扩展，也就是位扩展。第29页，此课件共66页哦存储器存储器 地址扩展地址扩展 地址扩展也是由几片芯片构成一组

23、存储器，一地址扩展也是由几片芯片构成一组存储器，一增加存储单元数目。此时的一组芯片的连接应增加存储单元数目。此时的一组芯片的连接应该是：该是：（1）各芯片的各条地址线并联，并联后连接到）各芯片的各条地址线并联，并联后连接到输入的地址线。输入的地址线。（2）各芯片的数据线并联，并联后和系统的数）各芯片的数据线并联，并联后和系统的数据线连接。据线连接。（3）各芯片的片选端连接到译码器的不同输出各芯片的片选端连接到译码器的不同输出端，端，也就是要用不同的高位地址来选择不同的也就是要用不同的高位地址来选择不同的芯片，使得各芯片具有不同的地址。整个存储芯片，使得各芯片具有不同的地址。整个存储器的地址得到

24、扩展。器的地址得到扩展。第30页，此课件共66页哦存储器存储器 如图用两片如图用两片8K88K8位芯片扩展位芯片扩展为为16K816K8位存储器。分析每位存储器。分析每块芯片的地址范围。块芯片的地址范围。确定片选有效的高位地址，确定片选有效的高位地址，对对ROM1ROM1就是就是000000。再加上片内地址的最小再加上片内地址的最小值和最大值，就是地址值和最大值，就是地址范围。范围。第31页，此课件共66页哦存储器存储器 要在要在20位地址的系统中用两片位地址的系统中用两片8K8位位ROM芯片构成芯片构成16K8位存储器，地址范围是位存储器，地址范围是(FC000)16(FFFFF)16。请设

25、计这个存储系统。请设计这个存储系统。根据给定的地址，列出选中芯片所需要的高位根据给定的地址，列出选中芯片所需要的高位地址值，作出部分真值表；地址值，作出部分真值表；-根据部分真值表，设计相应的译码电路根据部分真值表，设计相应的译码电路。第32页，此课件共66页哦可编程逻辑阵列（可编程逻辑阵列（PLA）PLA是一种与阵列、或阵列都可以编程的是一种与阵列、或阵列都可以编程的可编程逻辑器件。还可以包含触发器。可编程逻辑器件。还可以包含触发器。与阵列提供的是与阵列提供的是“乘积项乘积项”，而不是最小项，而不是最小项，需要对表达式进行逻辑简化需要对表达式进行逻辑简化。可以使用较小（和可以使用较小（和RO

26、M相比）的芯片面积来实相比）的芯片面积来实现。现。第33页，此课件共66页哦可编程逻辑阵列（可编程逻辑阵列（PLA）用用PLA设计实现二进制码到格雷码的转换器。设计实现二进制码到格雷码的转换器。-作出卡诺图，得到简化表达作出卡诺图，得到简化表达式：式：-最后得到的阵列图，比用最后得到的阵列图，比用ROMROM实现要实现要简单简单第34页，此课件共66页哦可编程阵列逻辑（可编程阵列逻辑（PAL）PAL的基本结构是由可编程的的基本结构是由可编程的“与与”阵列和阵列和固定的固定的“或或”阵列组成。阵列组成。PAL中的或阵列，就是一组输入数目固定的或中的或阵列，就是一组输入数目固定的或门门。PAL无论

27、在速度、成本还是效率上都优于无论在速度、成本还是效率上都优于PROM和和PLA。它的基本结构也成为以后出现的它的基本结构也成为以后出现的GAL芯片以及芯片以及功能更强大的功能更强大的CPLD的基础。的基础。第35页，此课件共66页哦可编程阵列逻辑（可编程阵列逻辑（PAL）PAL的基本结构的基本结构 PAL的基本单元是一个可编程的与阵列和一个的基本单元是一个可编程的与阵列和一个输入数目固定的或门。输入数目固定的或门。-输出可以使用或门，或者使用或非门。输出可以使用或门，或者使用或非门。-输出结构形式很多，下面介绍两种。输出结构形式很多，下面介绍两种。第36页，此课件共66页哦可编程阵列逻辑（可编

28、程阵列逻辑（PAL）可编程输出结构可编程输出结构 这种结构的这种结构的I/O端除了作为输出端外，还可以有多种用法：端除了作为输出端外，还可以有多种用法：作为三态门输出：有一个乘积项专门控制三态门的使能端；作为三态门输出：有一个乘积项专门控制三态门的使能端；作为输入端使用：此时三态输出一定是高阻抗状态；作为输入端使用：此时三态输出一定是高阻抗状态；在作为输出端使用的同时，也反馈输入到与阵列，可以构在作为输出端使用的同时，也反馈输入到与阵列，可以构成反馈型时序电路。成反馈型时序电路。以上的各种用法的选择，可以通过对以上的各种用法的选择，可以通过对PAL的编程来实现。的编程来实现。第37页，此课件共

29、66页哦可编程阵列逻辑（可编程阵列逻辑（PAL）带反馈的寄存器输出结构带反馈的寄存器输出结构 它的输出端多了一个它的输出端多了一个D触发器，从而使电路具触发器，从而使电路具有记忆功能，易于实现各种时序逻辑电路。有记忆功能，易于实现各种时序逻辑电路。与与-或阵列提供触发器的激励信号；或阵列提供触发器的激励信号；触发器的输出还可以反馈给与或阵列。触发器的输出还可以反馈给与或阵列。第38页，此课件共66页哦可编程阵列逻辑可编程阵列逻辑PAL 芯片示例：芯片示例：PAL16L8PAL16L8 PAL16L8PAL16L8有有1010个个固固定定的的输输入入，2 2个个固固定定的的输出；输出；还还有有6

30、 6个个可可编编程程的的I/OI/O端端：可可以以当当输输入入，也也可可以以当当输输出出，所所以以最最多多可可以以有有1616个个输输入入端端，最最多多有有8 8个个输输出出端端（但但不不能能同同时时发发生生），这就是名字的含义。这就是名字的含义。第39页，此课件共66页哦通用阵列逻辑通用阵列逻辑GAL GAL和和PAL一一样样也也是是与与阵阵列列可可编编程程，或阵列固定的或阵列固定的PLD器件。器件。GAL的性能特点的性能特点 GAL采采用用E E2 2COMCOM工工艺艺，功功耗耗低低、速速度度快快，可电擦写反复编程；可电擦写反复编程；GAL的的输输出出结结构构配配置置了了输输出出逻逻辑辑

31、宏宏单单元元，它它既既可可以以设设置置成成组组合合逻逻辑辑电电路路输输出出，又又可可以以设设置置为为寄寄存存器器输输出出，使使得得GAL可可以以在功能上代替各种在功能上代替各种PAL；具有加密单元，可有效防止复制。具有加密单元，可有效防止复制。第40页，此课件共66页哦通用阵列逻辑通用阵列逻辑GAL输出逻辑宏单元输出逻辑宏单元OLMC OLMC 乘积项数据选择器，选择第一乘积项是用于输出还是三态控制。三态数据选择器，选择三态控制的4种来源：第一乘积项,外接OE,低电平、高电平 反馈数据选择器，选择反馈来源：触发器反相输出,本单元输出,相邻单元输出或固定低电平。输出数据选择器，选择输出是来自D触

32、发器(时序)还是异或门(组合)或门：最多8个乘积项之或。异或门：决定输出高电平有效还是低电平有效。D触发器，时序输出才用。三态缓冲器。第41页，此课件共66页哦通用阵列逻辑通用阵列逻辑GALOLMC的输出组态的输出组态（1）寄存器输出。）寄存器输出。此时，或门的输出连接到此时，或门的输出连接到D触发器的输入。触发器的输入。D触触发器的输出通过三态门连接到输出。三态门的发器的输出通过三态门连接到输出。三态门的控制信号来自控制信号来自OE引脚。引脚。第42页，此课件共66页哦通用阵列逻辑通用阵列逻辑GAL（2）时序电路中的组合输出）时序电路中的组合输出此时，其他的此时，其他的OLMC可能是寄存器输

33、出，但是，可能是寄存器输出，但是，对于这个对于这个OLMC来说，是组合电路的输出。或来说，是组合电路的输出。或门的输出经过异或门连接到输出端的三态门，门的输出经过异或门连接到输出端的三态门，三态控制由第一个乘积项来控制。三态控制由第一个乘积项来控制。时钟端和时钟端和OE都被其他单元所使用都被其他单元所使用第43页，此课件共66页哦通用阵列逻辑通用阵列逻辑GAL（3）单纯的组合输出）单纯的组合输出此时，整个芯片都用作组合电路设计。或门输此时，整个芯片都用作组合电路设计。或门输入连接到入连接到8个乘积项。输出三态缓冲器是处于常个乘积项。输出三态缓冲器是处于常开状态，不提供高阻抗输出状态。开状态，不

34、提供高阻抗输出状态。第44页，此课件共66页哦通用阵列逻辑通用阵列逻辑GAL（4）带反馈的组合输出）带反馈的组合输出和第三种组态有两点不同：其一是输出三态缓和第三种组态有两点不同：其一是输出三态缓冲器不是处于常开状态，而是受第一个乘积项冲器不是处于常开状态，而是受第一个乘积项的控制，相应的，或门输入也只连接到的控制，相应的，或门输入也只连接到7个乘积个乘积项。其二是输出还要反馈到与阵列的输入。可项。其二是输出还要反馈到与阵列的输入。可以用来构成电位型时序电路。以用来构成电位型时序电路。第45页，此课件共66页哦通用阵列逻辑通用阵列逻辑GAL（5）专用的输入组态）专用的输入组态此时，输出端当作输

35、入端来使用。此时，输出端当作输入端来使用。OLMC中的中的F选择器，为相邻单元的输出提供反馈到与阵选择器，为相邻单元的输出提供反馈到与阵列的通道。也就是，将相邻单元的输出端当作列的通道。也就是，将相邻单元的输出端当作输入端来使用。输入端来使用。第46页，此课件共66页哦通用阵列逻辑通用阵列逻辑GALGAL16V8GAL16V8的阵列图的阵列图与与阵阵列列有有8 8个个输输入入缓缓冲冲器器和和8 8个个反反馈馈/输输入入缓缓冲器；冲器；有有8 8个个输输出出逻逻辑辑宏宏单单元元OLMDOLMD；与与阵阵列列有有6464个个乘乘积积项项，3232个变量输入；个变量输入；第47页，此课件共66页哦复

36、杂可编程逻辑器件复杂可编程逻辑器件(CPLD)CPLD器件的基本体系结构器件的基本体系结构 CPLD 的结构由三种主要部件构成：宏单元的结构由三种主要部件构成：宏单元（marocell）、可编程连线阵列）、可编程连线阵列（Programmable Interconnect Array，PIA）和输入输出）和输入输出I/O 控制块。控制块。宏单元也称为逻辑宏宏单元也称为逻辑宏单元，单元，CPLD的逻辑功的逻辑功能主要就是由宏单元来能主要就是由宏单元来实现的。实现的。“可编程连线阵列可编程连线阵列”。负。负责宏单元和责宏单元和I/O控制块之间控制块之间的连接，也负责宏单元和宏的连接，也负责宏单元和

37、宏单元之间的连接。单元之间的连接。I/O 控制块实现输入输出控制块实现输入输出接口的电气特性控制。比接口的电气特性控制。比如可以设定输出的高低电如可以设定输出的高低电平、源极开路输出、三态平、源极开路输出、三态输出等。输出等。第48页，此课件共66页哦复杂可编程逻辑器件复杂可编程逻辑器件(CPLD)示例：示例：MAX7000EMAX7000E和和7000S7000S器件的结构图器件的结构图 第49页，此课件共66页哦可擦除可编程逻辑器件可擦除可编程逻辑器件 宏单元宏单元(MACROCELL)(MACROCELL)宏单元由宏单元由3个功能部件块组成：逻辑阵列及或门、乘积项选个功能部件块组成：逻辑

38、阵列及或门、乘积项选择矩阵和可编程触发器。择矩阵和可编程触发器。宏单元的基本构成就是一个宏单元的基本构成就是一个PAL阵列：与阵列可编程，或阵阵列：与阵列可编程，或阵列固定。逻辑阵列就是图中的与阵列，或阵列就是图中的或门。列固定。逻辑阵列就是图中的与阵列，或阵列就是图中的或门。乘积项选择器的英文名称是乘积项选择器的英文名称是“Product Select Matrix”，这个部，这个部件完成的就是对于乘积项的选择作用。是件完成的就是对于乘积项的选择作用。是CPLD具有复杂功能具有复杂功能的关键部件。的关键部件。第50页，此课件共66页哦复杂可编程逻辑器件复杂可编程逻辑器件(CPLD)乘积项选择

39、器乘积项选择器 选择加到或门的乘积项的来源：可以是直接来选择加到或门的乘积项的来源：可以是直接来宏单元本身的宏单元本身的5个乘积项，也可以是来自同一个个乘积项，也可以是来自同一个LAB中其他宏单元的或门输出。中其他宏单元的或门输出。使得或门的输入实际上可以超过使得或门的输入实际上可以超过5 5个个可以控制异或门的输入，为用户提供可以控制异或门的输入，为用户提供“或门或门”以及以及“或或非门非门”的选择。的选择。还可以将乘积项选择为触发器的时钟输入，清零输入，等还可以将乘积项选择为触发器的时钟输入，清零输入，等等。等。第51页，此课件共66页哦复杂可编程逻辑器件复杂可编程逻辑器件(CPLD)可编

40、程触发器可编程触发器 若若作作为为寄寄存存器器使使用用，每每个个宏宏单单元元的的触触发发器器，可可以以独独立立地地编编程程为为具具有有可可编编程程时时钟钟控控制制的的D D、T T、JKJK或或RSRS触发器工作方式。触发器工作方式。每每个个可可编编程程的的触触发发器器，可可以以按按三三种种不不同同方方式式实实现钟控。现钟控。每个触发器也支持异步清除和异步置位功能。每个触发器也支持异步清除和异步置位功能。第52页，此课件共66页哦复杂可编程逻辑器件复杂可编程逻辑器件(CPLD)可编程连线阵列可编程连线阵列(PIA)下图示出下图示出PIA的信号如何布线到的信号如何布线到LAB 与门的一个输入是可

41、编程的，可以根据需要置为与门的一个输入是可编程的，可以根据需要置为0 0或者置为或者置为1 1，这样就可以实现，这样就可以实现PIAPIA的任何一条线和的任何一条线和LABLAB的某一条线的连的某一条线的连接。接。第53页，此课件共66页哦复杂可编程逻辑器件复杂可编程逻辑器件(CPLD)MAX7000MAX7000系列产品一览表系列产品一览表 第54页，此课件共66页哦复杂可编程逻辑器件复杂可编程逻辑器件(CPLD)Altera公公司司还还推推出出了了类类似似于于7000系系列列性性能能的的 低低 电电 压压 供供 电电 的的 CPLD芯芯 片片，命命 名名 为为MAX3000系系列列，价价格

42、格比比7000系系列列的的更更低低。芯片宏单元的数目最多也增加到了芯片宏单元的数目最多也增加到了512个。个。第55页，此课件共66页哦现场可编程门阵列现场可编程门阵列(FPGA)FPGA芯片的基本芯片的基本结构结构 和和CPLD很相似，有很相似，有两点主要区别：两点主要区别：1.逻辑单元比宏单元逻辑单元比宏单元简单，数量更多；简单，数量更多；2.在不同行、列的逻在不同行、列的逻辑单元之间都存在辑单元之间都存在着连线的通道，各着连线的通道，各部件之间的连线可部件之间的连线可以按需要任意进行以按需要任意进行 第56页，此课件共66页哦现场可编程门阵列现场可编程门阵列(FPGA)Altera公司公

43、司FPGA芯片基本结构芯片基本结构 这种这种FPGA由许多由许多逻辑阵列块组成，逻辑阵列块组成，每个逻辑阵列块由每个逻辑阵列块由若干逻辑单元若干逻辑单元LE构构成。成。除此以外，除此以外，Altera的的FPGA芯片中还芯片中还有一定容量的随机有一定容量的随机存储器存储器RAM。第57页，此课件共66页哦现场可编程门阵列现场可编程门阵列(FPGA)逻辑阵列块逻辑阵列块 (LAB)FPGA芯片中的逻辑阵列块主要是由若干个逻芯片中的逻辑阵列块主要是由若干个逻辑单元辑单元LE和局部连线带构成和局部连线带构成。一个一个LAB由由8-10个个LE构成。构成。第58页，此课件共66页哦现场可编程门阵列现场

44、可编程门阵列(FPGA)逻辑单元逻辑单元 (LE)每个每个LE 含有一个含有一个4输入的查找表输入的查找表LUT(Look-Up Table)、一个可编程的具有时钟使能控制的寄、一个可编程的具有时钟使能控制的寄存器（触发器）、进位链和级联链。存器（触发器）、进位链和级联链。第59页，此课件共66页哦现场可编程门阵列现场可编程门阵列(FPGA)查找表查找表LUT是一种是一种4输入的函数发生器，它能产生任何输入的函数发生器，它能产生任何一种一种4变量的组合逻辑函数的输出。变量的组合逻辑函数的输出。如果实现的逻辑函数的输入多于如果实现的逻辑函数的输入多于4个，就可以通个，就可以通过几个过几个LUT查

45、找表的链接来加以实现。查找表的链接来加以实现。4 4位查找表比位查找表比CPLDCPLD中的基本逻辑阵列要简单的多。使用也更中的基本逻辑阵列要简单的多。使用也更加灵活，对于逻辑资源的使用也更加有效。加灵活，对于逻辑资源的使用也更加有效。第60页，此课件共66页哦现场可编程门阵列现场可编程门阵列(FPGA)可编程寄存器可编程寄存器 也称可编程触发器。每个也称可编程触发器。每个LE都有一个。整个芯都有一个。整个芯片的触发器数目很大。片的触发器数目很大。LE中的可编程触发器可设置成中的可编程触发器可设置成D、T、JK或或RS触发器。触发器。这个触发器还有时钟使能的输入。只有时钟使这个触发器还有时钟使

46、能的输入。只有时钟使能输入有效时，时钟的输入才会有效。能输入有效时，时钟的输入才会有效。清零、置位端的输入也是可编程的。清零、置位端的输入也是可编程的。第61页，此课件共66页哦现场可编程门阵列现场可编程门阵列(FPGA)嵌入式嵌入式RAM块块 Altera早期的产品中称为嵌入式阵列块。早期的产品中称为嵌入式阵列块。每个每个RAM块的容量是块的容量是4Kbit（4096位），还有位），还有512位奇偶校验位。位奇偶校验位。RAM是可编程的：可以配置为多种存储器的模是可编程的：可以配置为多种存储器的模式式(双端口、单端口双端口、单端口)来使用。也可以配置成多来使用。也可以配置成多种规格的存储单元

47、种规格的存储单元(40961位、位、20482位、位、10244位、位、5128位、位、25616位、位、12832位位)来使用。来使用。第62页，此课件共66页哦现场可编程门阵列现场可编程门阵列(FPGA)输入输出单元输入输出单元(IOE)一个输入输出单元一个输入输出单元IOE包包含一个双向的含一个双向的I/O缓冲器缓冲器和和3个寄存器：一个输入个寄存器：一个输入寄存器、一个输出寄存寄存器、一个输出寄存器和一个输出三态控制器和一个输出三态控制寄存器。寄存器。在输入输出单元在输入输出单元IOE的控的控制下，制下，FPGA芯片的每芯片的每一个一个I/O引脚都可以作为引脚都可以作为输入、输出，或者

48、双向输入、输出，或者双向引脚。引脚。第63页，此课件共66页哦现场可编程门阵列现场可编程门阵列(FPGA)FPGA芯片的编程芯片的编程FPGA芯片的编程芯片的编程一般都采用一般都采用SRAM技术。也就是通过技术。也就是通过SRAM单元设置为单元设置为1状态或者状态或者0状态，状态，来决定逻辑阵列的来决定逻辑阵列的编程、触发器的编编程、触发器的编程、以及通道连线程、以及通道连线的编程的编程。第64页，此课件共66页哦现场可编程门阵列现场可编程门阵列(FPGA)Altera的的FPGA产品产品 FLEX10KE系列产品的主要参数系列产品的主要参数 Cyclone系列芯片系列芯片的主要参数的主要参数

49、 第65页，此课件共66页哦CPLD和和FPGA的比较的比较（1）基本逻辑结构不同）基本逻辑结构不同 CPLD是以是以PLA为基本逻辑结构。一个为基本逻辑结构。一个PLA的与的与-或阵列加或阵列加上一个触发器构成一个基本的逻辑宏单元。上一个触发器构成一个基本的逻辑宏单元。PLA与阵列的与阵列的输入数很多，可以有几个到几十个输入变量。输入数很多，可以有几个到几十个输入变量。CPLD中逻中逻辑宏单元的数目相对比较少，一般就是从几十个到几百个。辑宏单元的数目相对比较少，一般就是从几十个到几百个。触发器的数目也是几十个到几百个。触发器的数目也是几十个到几百个。FPGA的基本单元是一个的基本单元是一个4输入的查找表加一个触发器构成的输入的查找表加一个触发器构成的逻辑单元。一个逻辑单元可以实现的函数就比较简单：逻辑单元。一个逻辑单元可以实现的函数就比较简单：4输输入的逻辑函数。但是，入的逻辑函数。但是，FPGA中逻辑单元的数目可以很多，可以中逻辑单元的数目可以很多，可以从几千个到几万个。也就是说，从几千个到几万个。也就是说，FPGA芯片中的触发器的数目芯片中的触发器的数目可以是几千、几万个。可以是几千、几万个。因此，因此，FPGA芯片更适合用来设计复杂的时序逻辑系统。芯片更适合用来设计复杂的时序逻辑系统。第66页，此课件共66页哦