FPGA详细教程基于ISE52的输入方法.ppt

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1、FPGA系统设计与实践系统设计与实践 基于基于ISE5.2的设计输入方法的设计输入方法3.1 基于ISE5.2的设计输入方法 设计输入（Design Entry）是FPGA设计的第一步，设计输入完成对电路或电路功能的描述。Xilinx公司开发的的ISE5.x(Integrated Software Environment)FPGA/CPLD用户开发集成环境为FPGA设计者提供了多种输入方法，主要有原理图（schematic）输入，VHDL/Verilog语言描述，状态图输入，IP核复用等。原理图输入 FPGA系统设计与实践系统设计与实践 基于基于ISE5.2ISE5.2的设计输入方法的设计输入

2、方法3.1.1原理图输入 原理图输入是FPGA设计中一个比较直观的输入方法。顶层设计采用原理图输入有利于对整个系统的把握。1.1.启动启动ISE5.2ISE5.2 “开始”“程序”“Xilinx ISE5”，在下拉子菜单中点击Project Navigator启动ISE5.2。启动后的Project Navigator如图所示。2.2.建立工程建立工程（1）选择File New project，跳出New project对话框，如下图所示。2.2.建立工程建立工程 （2）如上图所示键入工程名和工程路径。（3）如上图所示在Project Device Option中选择相应的目标器件。Devic

3、e Family栏选择器件的系列，Device栏选择器件的型号，Package栏选择器件的封装，Speed Grade栏选择器件的速度类型，Design Flow栏选择设计流程。如果不做特别申明，本书基于ISE5.2的所有设计都将选用如图所示的目标器件。3.3.建立原理图输入源文件建立原理图输入源文件 选择Project New source，或者在Sources in Project窗口中单击鼠标右键，选择New source，跳出“新建工程设计文件”对话框。新建新建SchematicSchematic文件文件如右图所示，选择Schematic，然后在File中键入文件名half_add，文

4、件将存于Location中所示的位置。生成的生成的ECSECS工作环境工作环境4.4.原理图输入原理图输入 下面以一个简单的半加器为例介绍如何在ISE5.2中使用原理图输入：假设半加器的输入为A和B，输出为S（和）和CO（进位）。由半加器的真值表（如下表）得到半加器的输入输出的关系逻辑表达式为：S=A xor B CO=A and B 半加器真值表半加器真值表输 入输 出A BS CO0 00 00 11 01 01 01 10 1分类窗口原理图符号4.4.原理图输入原理图输入 可以看到ECS的Symbols选项界面中有Categories（分类窗口）和Symbols（原理图符号）窗口。Xil

5、inx的原理图库中有大量的原理图符号可供选择，为画原理图提供了方便。Categories中对所有的原理图进行了分门别类，有Buffer(缓冲器)，Comparator(比较器)，counter(计数器)，Decoder(解码器)，Flip_Flop（寄存器），Latch(锁存器)，Logic(逻辑门)等。由于半加器用到了异或门和与门，所以选择Logic。鼠标单击Logic使其高亮，这时会在Symbols窗口中出现了很多逻辑门的名称。设计需要的是一个两输入的异或门（xor2）和一个两输入的与门(and2)。在Symbols窗口中找到and2然后选择Add Symbol，于是鼠标上出现了and2的

6、原理图符号，在绘图区中单击鼠标左键便可以将“and2”放在任何地方。或者也可以在Symbols窗口中单击“and2”也可以完成原理图符号的放置。同样的方法放置好“xor2”。单击工具栏中的 可以放大显示。放大后如图所示。原理图符号的放置原理图符号的放置画好连线的原理图 放置好了原理图，下一步就是根据逻辑表达式进行电气连线。单击工具栏中的 或者选择Add Wire，然后如下图所示画好连线。电气连线电气连线 单击工具栏中的 或者选择Add I/O Marker都可以在相应的节点放置出输入输出端口，端口是输入还是输出可以从左边的Option选项中选择：Add a input marker（输入），A

7、dd a output marker（输出），Add a bidirectional marker(输入输出)，Remove the marker(删除端口)。如图所示。标注输入输出端口标注输入输出端口放置好端口的半加器 对象属性设置对象属性设置 完成端口放置后，要为每一个端口取一个名称。单击工具栏中的 ，然后双击一个端口，跳 出 如 右 图 所 示 的Object Properties（对象属 性 对 话 框）。在Name（名称）属性的Value（属性值）中键入A。端口方向设置端口方向设置 同时也可以在PortPolarity(端口方向属性)的Value中设定端口的方向。单击OK完成端口属性

8、的设定。用同样的方法完成所有端口名称的设定，设定好的端口如下图所示。错误报告对话框 ECS还可以进行原理图检测，我们只需要点击工具栏上的 或者选择Tools Check Schematic，ECS便自动对画好的原理图进行检测，检测完毕跳出错误报告。如右图所示。报告显示没有发现错误。原理图检测原理图检测 将做好的半加器“封装”起来，形成自己的原理图符号。选择Tools Symbol Wizard，然后Pin Name Source（引脚名来源）选择Using schematic（使用原理图中的），Shape（形状）选项中选择Rectangle（矩形）如图所示。原理图符号的制作原理图符号的制作符号制作向导符号制作向导生成的半加器原理图符号生成的半加器原理图符号 关闭了当前窗口后在原先的Symbols选项栏中的Categories窗口中多了我们自己定义的半加器。在Symbols窗口中单击half_add 便可以把自己定义的半加器放置到工作区中，像其他原理图符号一样在设计中使用，如图所示。自己定义的半加器原理图符号自己定义的半加器原理图符号 原理图输入在FPGA的设计当中主要用于顶层的映射，设计直观，易于理解。