第二章微处理器PPT讲稿.ppt

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1、第二章微第二章微第二章微第二章微处处理器理器理器理器第1页，共95页，编辑于2022年，星期二第第2章章 微处理器微处理器v微处理器，中央处理单元（Central Processing Unit,CPU)v采用大规模（LSI）或超大规模集成电路（VLSI）技术制成的半导体芯片。v它将控制单元，寄存器组，算术逻辑单元（ALU）及内部总线集成在芯片上，组成具有运算器和控制器功能的部件。第2页，共95页，编辑于2022年，星期二2.1 8086微处理器的结构微处理器的结构v8086是Intel系列的第三代16位微处理器vHMOS高密度工艺v每片集成4万多只晶体管v单一+5v电源v主频为5MHz/10

2、MHzv内部和外部的数据总线宽度是16位，地址总线宽度20位，可导址空间达220，即1MB。第3页，共95页，编辑于2022年，星期二2.1.1 8086的功能结构的功能结构v执行部件EU（Execution Unit）由运算器、寄存器组、控制器等组成，负责指令的执行v总线接口部件BIU（Bus Interface Unit）由指令队列、地址加法器、总线控制逻辑等组成，负责与系统总线打交道第4页，共95页，编辑于2022年，星期二数数据据寄寄存存器器指针指针和变和变址寄址寄存器存器AH ALBH BLCH CLDH DL SPBPSIDIAXBXCXDX暂存寄存器暂存寄存器ALU标志寄存器标志

3、寄存器FR EU控制器控制器ALU数据总线数据总线 （16位）位）指令队列缓冲器指令队列缓冲器1 2 3 4 5 6总线总线控制控制逻辑逻辑8086总线总线地址加法器地址加法器 CS DS SS ES IP内部暂存器内部暂存器AB(20位位)执行部件（执行部件（EU）总线接口部件（总线接口部件（BIU）DB(16位位)（8位）位）队列总线队列总线 8086CPU的内部功能结构框图第5页，共95页，编辑于2022年，星期二1.执行部件执行部件EUv(1)EU的功能：A.从BIU的指令队列缓冲器中取出指令，由EU控制器的指令译码器译码产生相应的操作控制信号给各部件B.对操作数进行算术运算和逻辑运算

4、，并将运算结果的状态特征保存到状态寄存器FR中C.EU不直接与CPU外部系统相连，当需要与主存储器或I/O设备交换数据时，EU向BIU发出命令，并提供给BIU16位有效地址及所需传送的数据第6页，共95页，编辑于2022年，星期二v(2)执行部件EU的组成A.EU由算术逻辑单元ALUB.通用数据寄存器组C.地址指针和变址寄存器D.标志寄存器E.数据暂存寄存器F.EU控制器组成1.执行部件执行部件EU第7页，共95页，编辑于2022年，星期二v（3）EU的特点：A.通用数据寄存器AX，BX，CX，DX，既可以作16位寄存器使用，也可以分成高、低8位分别作两个8位寄存器使用。地址指针BP，SP和变

5、址寄存器SI，DI都是16位寄存器。B.ALU的核心是16位二进制加法器C.16位状态标志寄存器（7位未用）存放操作后的状态特征和设置的控制标志。如下图所示：D.EU控制器是执行指令的控制电路，实现从队列中取指令、译码、产生控制信号等。D15 D14 D13 D12 D11 D10 D9 D8 D7 D6 D5 D4 D3 D2 D1 D0 CFPFAFZFSFTFIFDFOFPSW 1.执行部件执行部件EU第8页，共95页，编辑于2022年，星期二2.总线接口部件BIUv(1)BIU的功能的功能:1)BIU从主存取指令送到指令队列缓冲器2)CPU执行指令时，总线接口单元要配合EU从指定的主存

6、单元或外设端口中取数据，将数据传送给EU或把EU的操作结果传送到指定的主存单元或外设端口中3)计算并形成访问存储器的20位物理地址第9页，共95页，编辑于2022年，星期二2.总线接口部件BIUv(3)BIU的组成:1)4个16位段寄存器2)16位指令指针寄存器3)20位物理地址加法器4)6字节指令队列及总线控制逻辑第10页，共95页，编辑于2022年，星期二2.总线接口部件BIUv(3)BIU的特点：1)指令队列是由6个字节的寄存器组成（8088指令队列由4个字节组成），采用“先进先出”原则。2)地址加法器是用来产生20位存储器物理地址的。物理地址的计算公式为：物理地址(20位)=段基址(1

7、6位)16+偏移地址(16位)3)8086分配20条引脚线分时传送20位地址，16位数据和4位状态信息。第11页，共95页，编辑于2022年，星期二2.总线接口部件BIU第12页，共95页，编辑于2022年，星期二2.1.2 8086的寄存器结构的寄存器结构v三组信息寄存器通用数据寄存器组地址指针和变址寄存器段寄存器组v一个标志寄存器指令指针寄存器IP第13页，共95页，编辑于2022年，星期二1.通用数据寄存器通用数据寄存器v四个16位通用寄存器AX,BX,CX和DXv可以拆成两个独立的8位寄存器使用v参与算术和逻辑运算，但它们还有各自特殊的用途。第14页，共95页，编辑于2022年，星期二

8、寄存器寄存器一般用法一般用法 隐含用法隐含用法 AXAX 16 16位累加器位累加器（Accumulator)Accumulator)字乘时提供一个操作数并存放积的低字字乘时提供一个操作数并存放积的低字;字除时提供被除数的低字字除时提供被除数的低字并存放商并存放商ALALAXAX的低的低8 8位位字节乘时提供一个操作数并存放积的低字节；字节除时提供被除数字节乘时提供一个操作数并存放积的低字节；字节除时提供被除数的低字节并存放商；的低字节并存放商；BCDBCD码运算指令和码运算指令和XLATXLAT指令中作累加器；字节指令中作累加器；字节I/OI/O操作中存放操作中存放8 8位输入位输入/输出数

9、据输出数据AHAHAXAX的高的高8 8位位字节乘时提供一个操作数并存放积的高字节；字节除时提供被除数字节乘时提供一个操作数并存放积的高字节；字节除时提供被除数的高字节并存放余数；的高字节并存放余数；LAHFLAHF指令中充当目的操作数指令中充当目的操作数BXBX基址基址(Base)(Base)寄存器寄存器,支持多支持多种寻址种寻址,常用作地址寄存器常用作地址寄存器XLATXLAT指令中提供被查表格中源操作数的间接地址指令中提供被查表格中源操作数的间接地址CXCX 16 16位计数器位计数器（CounterCounter）串操作时用作串长计数器；循环操作中用作循环次数计数器串操作时用作串长计数

10、器；循环操作中用作循环次数计数器CLCL8 8位计数器位计数器移位或循环移位时用作移位次数计数器移位或循环移位时用作移位次数计数器DXDX1616位数据（位数据（DataData）寄存器）寄存器在间接寻址的在间接寻址的I/OI/O指令中提供端口地址；字乘时存放积的高字，字指令中提供端口地址；字乘时存放积的高字，字除时提供被除数高字并存放余数除时提供被除数高字并存放余数表表2-1 80862-1 8086中通用寄存器的一般用法和隐含用法中通用寄存器的一般用法和隐含用法第15页，共95页，编辑于2022年，星期二2.指针及变址寄存器（4个16位寄存器）vEU中有两个地址指针寄存器和两个变址寄存器，

11、它们分别为：SP（Stack Pointer），堆栈指针寄存器BP（Base Pointer），基址指针寄存器SI（Source Index），源变址寄存器DI（Destination Index），目的变址寄存器v它们的应用如图所示：第16页，共95页，编辑于2022年，星期二寄存器寄存器一般用法一般用法隐含用法隐含用法SPSP堆栈指针（堆栈指针（Stack PointerStack Pointer），与），与SSSS配合配合指示堆栈栈顶的位置指示堆栈栈顶的位置压栈、出栈操作中指示栈顶压栈、出栈操作中指示栈顶BPBP基址指针（基址指针（Base PointerBase Pointer），它支

12、持间接），它支持间接寻址、基址寻址、基址加变址等多种寻址寻址、基址寻址、基址加变址等多种寻址手段。在子程序调用时，常用它来取压栈手段。在子程序调用时，常用它来取压栈的参数的参数SISI源变址（源变址（Source IndexSource Index）寄存器。它支持）寄存器。它支持间接寻址、变址寻址、基址加变址寻址等间接寻址、变址寻址、基址加变址寻址等多种寻址多种寻址串操作时用作源变址寄存器，指示数串操作时用作源变址寄存器，指示数据段（段默认）或其他段（段超越）据段（段默认）或其他段（段超越）中源操作数的偏移地址中源操作数的偏移地址DIDI目的变址（目的变址（Destination IndexD

13、estination Index）寄存器。）寄存器。它支持间接寻址、变址寻址、基址加变址它支持间接寻址、变址寻址、基址加变址寻址等多种寻址寻址等多种寻址串操作时用作目的变址寄存器，指示串操作时用作目的变址寄存器，指示附加段（段默认）中目的操作数的偏附加段（段默认）中目的操作数的偏移地址移地址表表2-2 80862-2 8086中地址寄存器的一般用法和隐含用法中地址寄存器的一般用法和隐含用法第17页，共95页，编辑于2022年，星期二8086寄存器的特别说明寄存器的特别说明v(1)8086的堆栈及堆栈操作有以下特点：双字节操作。即每次进、出栈的数据均为两字节。且高位字节对应高地址，低位字节对应低

14、地址。无论是源操作数还是目的操作数，也无论是存储器操作数还是寄存器操作数，都必须按这个原则执行。堆栈向低地址方向生成。数据每次进栈时堆栈指针SP向低地址方向移动(减2)；反之，数据出栈时，SP向高地址方向移动(加2)v(2)BP、BX都被称为基址指针，但两者用法不同。BP只能寻址堆栈段(段缺省)，不允许段跨越；BX可以寻址数据段(段缺省)，也可以寻址附加段(段跨越)。v(3)由于大多数算术和逻辑运算中又可以使用BP、SP和变址寄存器，因而也将这4个寄存器归入通用寄存器组。使用中应该注意这4个寄存器只能用于16位的存取操作第18页，共95页，编辑于2022年，星期二3.段寄存器段寄存器v8086

15、CPU中有4个段寄存器，用于存放当前程序所用的各段的起始地址，也称为段的基地址。1.代码段寄存器CS（Code Segment）其内容左移4位再加上指令指针IP的内容，就形成下一条要执行的指令存放的实际物理地址。2.数据段寄存器DS（Data Segment）DS中的内容左移4位再加上按指令中存储器寻址方式计算出来的偏移地址，即为数据段指定的单元进行读写的地址。3.堆栈段寄存器SS（Stack Segment）堆栈是按“后进先出”原则组织的一个特别存储区。操作数的存放地址是由SS的内容左移4位再加上SP的内容而形成的。4.附加段寄存器ES（Extended Segment）附加段是在进行字符串

16、操作时作为目的区地址使用的一个附加数据段。在字符串操作指令中SI作为源变址寄存器，DI作为目的变址寄存器，其内容都是偏移地址。第19页，共95页，编辑于2022年，星期二 SP，BP，SI，DI与段寄存器联用说明与段寄存器联用说明v（1）SP,BP与SS联用确定堆栈段中某一存储器单元的地址，SP用来表示栈顶的偏移地址，BP可作为堆栈区中的一个基地址以便访问堆栈中的其他信息。v（2）SI,DI与DS联用确定数据段中某一存储器单元的地址，SI和DI有自动增量和自动减量的功能。在串处理指令中，SI和DI作为隐含的源变址和目的变址寄存器，SI和DS联用，DI和ES联用，分别达到在数据段和附加段中寻址的

17、目的。v（3）DF为1，SI、DI减量，由高地址向低地址处理；DF为0，SI、DI增量，由低地址向高地址处理第20页，共95页，编辑于2022年，星期二4.指令指针寄存器和标志寄存器指令指针寄存器和标志寄存器v（1）指令指针寄存器IP指令指针寄存器IP是一个16位的表示地址指针的寄存器 v（2）标志寄存器FR（Flag Register）标志寄存器也称为程序状态字PSW（Program Status Word）寄存器，它是一个16位的标志寄存器，但仅使用其中的9位。其中CF,OF,AF,ZF,SF,PF为6个状态标志位；DF，IF和TF为3个控制标志位。如下图所示：D15 D14 D13 D1

18、2 D11 D10 D9 D8 D7 D6 D5 D4 D3 D2 D1 D0CFPFAFZFSFTFIFDFOFPSW 图图2-2 8086CPU标志寄存器标志寄存器第21页，共95页，编辑于2022年，星期二 v状态信息由中央处理机根据计算机的结果自动设状态信息由中央处理机根据计算机的结果自动设置，置，6位状态位的意义说明如下：OF（OverFlag）溢出标志：溢出为1SF（SignFlag）符号标志：负为1，取最高有效位ZF（ZeroFlag）零标志：是0为1CF(CarryFlag)进位标志：右进位为1AF(AuxiliaryFlag)辅助进位标志：第3位右进位置1(半字节）PF(Pa

19、rityFlag)奇偶进位标志：结果中1的个数位为偶数置1。4.指令指针寄存器和标志寄存器指令指针寄存器和标志寄存器第22页，共95页，编辑于2022年，星期二v控制信息由系统程序或用户程序根据需要用指令控制信息由系统程序或用户程序根据需要用指令设置，控制标志（设置，控制标志（3个）：个）：DF(Direction Flag)方向标志：方向标志：DF为为1，SI、DI减量，减量，由高地址由高地址 向低地址处理；向低地址处理；DF为为0，SI、DI增量，由低增量，由低地址向高地址处理地址向高地址处理IF(Interupt Flag)中断标志：中断标志：IF为为1时允许中断时允许中断TF(Trap

20、 Flag)陷阱标志（陷阱标志（又叫跟踪标志）：每执行一又叫跟踪标志）：每执行一条指令就引起一个内部中断。用于单步方式操作，条指令就引起一个内部中断。用于单步方式操作，TF为为1，指令执行完后产生陷阱，由系统控制计算机；，指令执行完后产生陷阱，由系统控制计算机；TF为为0，CPU不产生陷阱，正常工作不产生陷阱，正常工作.4.指令指针寄存器和标志寄存器指令指针寄存器和标志寄存器第23页，共95页，编辑于2022年，星期二v在本书第三章中介绍的汇编程序调试软件DEBUG中提供了测试标志位的方法，标志位0或1是用两个字母来表示的。标志位OFDFIFSFZFAFPFCF1/0OV/NVDN/UPEI/

21、DING/PLZR/NZAC/NAPE/POCY/NC4.指令指针寄存器和标志寄存器指令指针寄存器和标志寄存器第24页，共95页，编辑于2022年，星期二例题例题v例1:MOV AX,1v MOV BX,2v ADD AX,BXv 指令执行后，(AX)=3,OF=0,CF=0,ZF=0,SF=0v例2:MOV AX,FFFFHv MOV BX,1v ADD AX,BXv 指令执行后，(AX)=0,OF=0,CF=1,ZF=1,SF=0第25页，共95页，编辑于2022年，星期二4.指令指针寄存器和标志寄存器指令指针寄存器和标志寄存器第26页，共95页，编辑于2022年，星期二2.1.3 808

22、6的工作模式和引脚特性的工作模式和引脚特性v1.芯片引脚特性的描述芯片引脚特性的描述v28086的工作模式的工作模式v38086的引脚特性的引脚特性第27页，共95页，编辑于2022年，星期二1.1.芯片引脚特性的描述芯片引脚特性的描述引脚的功能即引脚信号的定义信号的有效电平指控制引脚使用有效时的逻辑电平。低电平有效的引脚名字上面加有一条横线，引脚名字上无横线者为高电平有效。另有一些引脚高、低电平均有效，分别表示不同的状态或数值。还有些引脚信号为边沿有效。信号流向芯片与其他部件的联系全靠在引脚上传送信息，这些信息可能自芯片向外输出，也可能从外部输入到芯片，还可能是双向的。引脚的复用为了以少量引

23、脚提供更多的功能，会采用引脚复用的做法。三态能力“三态”能力是指有些引脚除了能正常输出或输入高、低电平外，还能输出高阻状态。当它输出高阻状态时，表示芯片实际上已放弃了对该引脚的控制，使之“浮空”。这样，与总线相连接的其它设备就可以获得对总线的控制权，系统转为接受总线的设备控制下工作。第28页，共95页，编辑于2022年，星期二2.的工作模式的工作模式v8086有两种工作模式：最小模式和最大模式。（1）8086系统处于最小模式，就是系统中的CPU只有8086单独一个处理器。在这种系统中，所有总线控制信息都直接由8086产生，系统中总线控制逻辑电路被减到最少，这些特征就是最小模式名称的由来。最小模

24、式适合于较小规模的系统。（2）在最大模式系统中有多个微处理器，其中必有一个主处理器8086，其他处理器称为协处理器或辅助处理器，承担某一方面的专门工作。第29页，共95页，编辑于2022年，星期二3.80863.8086的引脚特性的引脚特性VCCAD15A16/S3A17/S4A18/S5A19/S6BHE/S7MN/MXRDHOLD(RQ/GT0)HLDA(RQ/GT1)WR(LOCK)M/IO(S2)DT/R(S1)DEN(S0)ALE(QS1)INTA(QS0)TESTREADYRESETGNDAD14AD13AD12AD11AD10AD9AD8AD7AD6AD5AD4AD3AD2AD1

25、AD0NMIINTRCLKGND1234567891011121314151617181920403938373635343332313029282726252423222180868086有有4040个个引引脚脚，其其中中第第33 33（最最小小/最最大大模模式式）脚脚很很关关键键，它它是是一一条条输输入入线线，可可以以加加高高电电平平，也也可可以以加加低低电电平平，由由该该线线所所加加电电平平的的高高或或低低电电平平决决定定24-3124-31引引脚脚的的功功能能（24-3124-31引引脚脚的的功功能能取取决决于于80868086工工作作在在最最小小模模式式还还是是最最大大模模式式）其其

26、他他引引脚脚不不受受第第3333引引脚脚的的影影响响，我我们们把把这这部部分分引引脚脚称为一般引脚。称为一般引脚。最小模式引脚的功能定义直接点击相关引脚进入说明第30页，共95页，编辑于2022年，星期二3.80863.8086的引脚特性的引脚特性v（1）最小模式）最小模式140引脚的功能定义：引脚的功能定义：v MN/（最小（最小/最大模式）：输入，高、低电平均有效。最大模式）：输入，高、低电平均有效。vMN/=1，8086系系统统设设置置为为最最小小模模式式，MN/=0，8086设设置置为为最最大大模式。在最小模式系统中，全部控制信号由模式。在最小模式系统中，全部控制信号由8086提供。提

27、供。v VCC、GND（电源、地）：输入。（电源、地）：输入。v8086 VCC接入的电压为接入的电压为+5V10%，GND有两条（有两条（1，20脚）。脚）。第31页，共95页，编辑于2022年，星期二3.80863.8086的引脚特性的引脚特性v CLK（系统时钟）：输入。8086CLK与时钟发生器8284A的时钟输出端CLK相连接。该时钟信号的占空比为33%（即低、高之比为21）。8086要求的时钟频率为5MHZ，8086-1要求的时钟频率为10MHZ，8086-2要求的时钟频率为7MHZ。系统时钟为CPU和总线控制逻辑电路提供了时序基准。v AD15AD0（地址/数据）：复用线，双向，

28、三态。在总线周期的T1状态，输出要访问的存储器或I/O端口的地址；T2T4状态，作为数据传输线。在CPU进行响应中断、DMA方式时，这些线处于浮空状态（高阻态）。第32页，共95页，编辑于2022年，星期二3.80863.8086的引脚特性的引脚特性v A19A16/S6S3（地址/状态）：复用线，输出，三态。A19A16是地址的高4位，在T1时输出地址，S6S3是CPU的状态信号，在T2T4时输出CPU状态。当访问存储器时，T1输出的A19A16与AD15AD0组成20位地址信号，而访问I/O端口时，A19A16=0000，AD15AD0为16位地址信号。在T2T4时，状态信号的S6=0，表

29、示当前8086与总线相连，S5标志中断允许IF的状态，S4和S3组合指示当前使用的段寄存器（00，01，10，11分别指ES，SS，CS，DS）。在进行DMA方式时，这些线浮空。第33页，共95页，编辑于2022年，星期二v/S7（数据线高8位开放/状态）：复用线，输出，三态。在T1状态，输出信号，表示高8位数据线D15D8上的数据有效；在T2T4状态，输出S7状态信号（在8086中，S7作为备用状态信号，未用）。和A0组合起来表示当前数据在总线上的格式，如表2-4所示。3.80863.8086的引脚特性的引脚特性第34页，共95页，编辑于2022年，星期二3.80863.8086的引脚特性的

30、引脚特性v如果想从奇地址读/写一个字的话，分两个总线周期实现：A0操 作所用数据引脚00从偶地址读/写一个字AD15AD010从偶地址读/写一个字节AD7AD001从奇地址读/写一个字节AD15AD811无效01首先读/写奇字节AD15AD8AD15AD810然后读/写偶字节AD7AD0AD7AD0第35页，共95页，编辑于2022年，星期二3.80863.8086的引脚特性的引脚特性v ALE（地址锁存）：输出，高电平有效。ALE是8086在每个总线周期的T1状态时发出的，其下降沿将8086CPU输出的AD15AD0、A19A16地址信息和锁存在CPU外部的地址锁存器中。注意ALE端不能被浮

31、空。v （读）,（写）：输出，低电平有效，三态。=0，表示8086为存储器或I/O端口读操作 =0，表示8086为存储器或I/O端口写操作。它们在“同时”是互斥信号，在DMA时浮空。第36页，共95页，编辑于2022年，星期二3.80863.8086的引脚特性的引脚特性第37页，共95页，编辑于2022年，星期二3.80863.8086的引脚特性的引脚特性vRD=0，表示8086为存储器或I/O端口读操作。当DMA时，此线浮空。vWR=0，表示8086为存储器或I/O端口写操作。当DMA时，此线浮空。具体到底是读取存储器某地址单元的内容还是某输入设备输入端口的内容，这取决于M/IO信号。在最小

32、模式中，信号M/IO、WR、RD组合起来决定了系统中数据传送方式第38页，共95页，编辑于2022年，星期二3.80863.8086的引脚特性的引脚特性v READY（准备好）：输入，高电平有效。READY表示数据传送结束与否，接时钟发生器8284A的READY端，得到一个经同步了的“准备好”信号。“准备好”的意思就是：总线读周期时，存储器或I/O设备已把数据送上数据总线；总线写周期时，数据总线上的数据已经写入存储器或I/O设备。当READY=0，CPU在T3之后，自动插入一个或几个等待状态Tw。一旦READY=1，便是通知CPU数据传输完毕，而进入T4。第39页，共95页，编辑于2022年，

33、星期二3.80863.8086的引脚特性的引脚特性引脚图引脚图第40页，共95页，编辑于2022年，星期二3.80863.8086的引脚特性的引脚特性v HOLD（总线请求，输入），HLDA（总线允许，输出）：高电平有效。在最小模式下，所有总线控制信息都直接由8086产生，系统中的其他总线主控部件要占用总线时，就需要这一对信号。HOLD和HLDA是一对配合使用的总线联络信号。当系统中的其他总线主控部件要占用总线时，向CPU发HOLD=1总线请求。如果此时CPU允许让出总线，就在当前总线周期完成时，发HLDA=1应答信号，且同时使具有三态功能的地址/数据总线和控制总线处于浮空，表示让出总线。总线

34、请求部件收到HLDA=1后，获得总线控制权，在这期间，HOLD和HLDA都保持高电平。当请求部件完成对总线的占用后，HOLD=0总线请求撤消，CPU收到后，也将HLDA=0。这时，CPU又恢复了对地址/数据总线和控制总线的占有权。第41页，共95页，编辑于2022年，星期二v（2）最大模式2431引脚的功能定义。在最大模式下，许多总线控制信号不是由8086直接产生的，而是通过总线控制器8288产生。因此，8086在最小模式下提供的总线控制信号的引脚（2431脚）就得重新定义，改为支持最大模式之用。8086既然是最大模式，33脚MN/=0是前提条件。3.80863.8086的引脚特性的引脚特性第

35、42页，共95页，编辑于2022年，星期二3.80863.8086的引脚特性的引脚特性第43页，共95页，编辑于2022年，星期二3.80863.8086的引脚特性的引脚特性v QS1，QS0（指令队列状态）：输出。QS1，QS0组合起来提供前一个时钟周期指令队列的状态，以便让外部对8086BIU中指令队列的动作跟踪。QS0，QS1，组合与队列状态的对应关系见表2-6。第44页，共95页，编辑于2022年，星期二3.80863.8086的引脚特性的引脚特性第45页，共95页，编辑于2022年，星期二3.80863.8086的引脚特性的引脚特性第46页，共95页，编辑于2022年，星期二2.2

36、8086的系统组成和总线时序的系统组成和总线时序v2.2.1 8086的系统组成的系统组成v2.2.2 8086的总线时序的总线时序 第47页，共95页，编辑于2022年，星期二2.2.1 8086的系统组成的系统组成v1系统组成的特点系统组成的特点v2最小模式系统组成最小模式系统组成v3最大模式系统组成最大模式系统组成v4存储器组织与分段存储器组织与分段v5I/O组织组织_第48页，共95页，编辑于2022年，星期二1系统组成的特点系统组成的特点v1)MN/MX端接VCC或GND，决定工作在最小模式或最大模式v2)8084A为时钟发生器，外接15MHz振荡源，经8284A三分频后，得5MHz

37、主频送到8086系统时钟端CLK。除此之外，8284A还将外部的复位信号RESET和就绪信号READY实现同步后发给8086相应引脚v3)用3片8282作地址锁存器，在T1时锁存地址/数据复用线上的地址A19-A0和BHE信号v4)当系统所连的存储器和外设较多时，需要增加数据总线的驱动能力 v5)系统组成还必须有其他的一些，如半导体存储器RAM和ROM，外部设备的I/O接口，中断控制管理部件等组件_第49页，共95页，编辑于2022年，星期二BHECLKREADYRESET等待等待状态状态发生发生 A19A16AD15AD0地址地址/数据数据8286收发器收发器TOE8282锁存器锁存器STB

38、D15D08284ARES8288总线总线控制器控制器CLKMN/MX80861S0S1S2S0S1S2RDYOEDENDT/RALE2.最小模式系统组成第50页，共95页，编辑于2022年，星期二A19A0MRDCMWTCAMWCIORCIOWCAIOWCINTABHECLKREADYRESET等待等待状态状态发生发生 A19A16AD15AD0地址地址/数据数据8286收发器收发器TOE8282锁存器锁存器STBD15D08284ARES8288总线总线控制器控制器CLKMN/MX80861S0S1S2S0S1S2RDYOEDENDT/RALE3.最大模式系统组成最大模式系统组成第51页，

39、共95页，编辑于2022年，星期二总线控制器总线控制器v最大模式与最小模式在总线部件配置上最主要的差别就是总线控制器8288。v系统因包含多个处理器，需要解决主处理器和协处理器之间的协调工作以及对总线的共享控制等问题。为此，最大模式系统中要采用8288总线控制器。v系统的许多控制信号不再由8086直接发出，而是由总线控制器8288对8086发出的控制信号进行变换和组合，以得到系统各种总线控制信号。v8086最大模式系统的其他组件，例如，协处理器8087或8089，总线仲裁器8289，中断控制器8259，存储器，I/O接口等根据实际系统的需要选配，目的是支持多总线结构，形成一个多处理器系统。第5

40、2页，共95页，编辑于2022年，星期二地址总线地址总线BHE控制总线控制总线 S0S1S28086CPUCLK8259A&STB8282锁存器锁存器（3片）片）8286总线总线收发器收发器（2片）片）OETDENALECLKS0S1S2AENIOBCEN INTAMRDMWT8288总线总线控制器控制器 IORC IOWCMCE/PDEN 8259A中断控制器中断控制器INTA WRDT/RSP/EN RD图图2-6 2-6 总线控制器总线控制器82888288与系统的连接与系统的连接第53页，共95页，编辑于2022年，星期二8288的两种工作方式v8288提供了两种工作方式，由提供了两种

41、工作方式，由IOBI/O总线工总线工作方式信号决定。作方式信号决定。v 当当IOB接地，接地，8288适用于单处理器系统，称作系适用于单处理器系统，称作系统总线方式，此时，还要求统总线方式，此时，还要求AEN接地，接地，CEN接接5V。图图2-6给出的就是这种方式的系统的连接。给出的就是这种方式的系统的连接。v 当当IOB接接5V，且，且CEN接接5V，8288则适合工则适合工作于多处理器系统，称作局部总线方式。作于多处理器系统，称作局部总线方式。第54页，共95页，编辑于2022年，星期二4.存储器组织与分段存储器组织与分段v所谓存储器分段技术就是把1MB空间分成若干逻辑段，每个逻辑段的容量

42、64KB。v段内地址是连续的，段与段之间是互相独立的。v逻辑段可以在整个存储空间浮动，即段的排列可以连续、分开、部分重叠或完全重叠，非常灵活。v这里所谓的重叠是指存储单元可以分属于不同的逻辑段。第55页，共95页，编辑于2022年，星期二存储器的逻辑分段断开排列断开排列A段段B段段C段段D段段E段段40000H50000H60000H70000H连续排列连续排列部分重叠部分重叠完全重叠完全重叠第56页，共95页，编辑于2022年，星期二 偏移地址偏移地址段基址段基址地址加法器地址加法器物理地址物理地址段寄存器段寄存器15150190图图2-82-8存储器物理地址的形成存储器物理地址的形成存储器

43、物理地址的形成存储器物理地址的形成第57页，共95页，编辑于2022年，星期二5.I/O组织组织v8086系统和外部设备之间是通过I/O接口进行相互传输信息的。v每个I/O接口都有一个或几个I/O端口，一个端口往往对应于接口上一个寄存器或一组寄存器。v微机要为每个I/O端口分配一个地址，称端口地址。端口地址和存储单元地址一样，应具有惟一的地址编码。v微机I/O端口有两种编址方式（1）统一编址（2）独立编址 第58页，共95页，编辑于2022年，星期二编址方式编址方式v统一编址这种编址方式是将I/O端口和存储单元统一编址，即把I/O端口置于存储器空间，也看作是存储单元。因此，存储器的各种寻址方式

44、均可用来寻址I/O端口。在这种方式下I/O端口操作功能强，使用起来也很灵活，I/O接口与CPU的连接和存储器与CPU的连接相似。但是I/O端口占用了一定的存储空间，而且执行I/O操作时，因地址位数长，速度较慢。v独立编址这种编址方法是将I/O端口进行独立编址，I/O端口空间与存储器空间相互独立。这就需要设置专门的输入、输出指令对I/O端口进行操作。8086系统采用的就是这种独立的I/O编址方式。第59页，共95页，编辑于2022年，星期二端口地址说明端口地址说明v8086使用使用A15A0这这16根地址线作为根地址线作为I/O端口地址线，可访问端端口地址线，可访问端口最多可达口最多可达64K个

45、个8位端口或位端口或32K个个16位端口。位端口。v和存储器的字单元一样，对于奇地址的和存储器的字单元一样，对于奇地址的16位端口的访问，要进位端口的访问，要进行两次操作才能完成。行两次操作才能完成。v16位的位的I/O端口地址无需经过地址加法器产生，因而不使端口地址无需经过地址加法器产生，因而不使用段寄存器。用段寄存器。v从从AB总线上发出的端口地址仍为总线上发出的端口地址仍为20位，只不过最高四位位，只不过最高四位A19A16为为0。第60页，共95页，编辑于2022年，星期二2.2.2 80862.2.2 8086的总线时序的总线时序v微型计算机系统内的所有操作都要按统一的时钟节拍进行。

46、每项总线操作也都需要一定的时间，称之为总线周期。不同的总线操作需要不同的总线信号，而“总线时序”则是对这些信号的变化时间顺序的描述。v1最小模式下的读最小模式下的读/写总线周期写总线周期v2最大模式下的读最大模式下的读/写总线周期写总线周期第61页，共95页，编辑于2022年，星期二总线周期总线周期v8086CPU为了要与存储器及I/O端口交换数据，需要执行一个总线周期，即完成一次总线操作。v依照数据传输的方向，总线操作分为总线读操作和总线写操作。v总线读操作指CPU从存储器或I/O端口读取数据v总线写操作指CPU将数据写入存储器或I/O端口v一个基本的读/写周期包括4个T状态，即T1、T2、

47、T3、T4。v在存储器和外设速度较慢时，要在T3之后插入一个或几个等待周期Tw，以使其在数据传送时能与CPU同步。第62页，共95页，编辑于2022年，星期二1.最小模式下的读写总线周期最小模式下的读写总线周期v8086CPU为了要与存储器IO端口交换数据，需要执行一个总线周期，即完成一次总线操作。依照数据传输的方向，总线操作分为总线读操作和总线写操作。第63页，共95页，编辑于2022年，星期二(1)最小模式下的总线读操作最小模式下的总线读操作第64页，共95页，编辑于2022年，星期二(2)最小模式下的总线写周期操作第65页，共95页，编辑于2022年，星期二(3)总线空闲状态v当CPU不

48、执行总线周期时，总线接口部件不与总线打交道，进入总线空闲周期。此时，CPU内部指令队列已满，且EU单元正在进行有效的内部操作。所以说，总线空操作是总线接口部件对执行部件的等待状态。v总线空闲周期由一系列T1构成，基本维持前一总线周期时的状态。如果前一个总线周期为写周期，AD15AD0的数据仍被继续驱动；如果前一个总线周期为读周期，则AD15AD0在空闲周期处于高阻状态。第66页，共95页，编辑于2022年，星期二2.(1)最大模式下的读总线周期第67页，共95页，编辑于2022年，星期二2.(2)最大模式下的写总线周期第68页，共95页，编辑于2022年，星期二2.3 2.3 高档微处理器高档

49、微处理器v自1971年推出一般型微处理器4004以来，Intel所设计生产的微处理器一直占有相当大的市场。v从80868088,80286,80386,80486到Pentium,Pentium Pro,Pentium II,Pentium III以及Pentium 4每一次都将微型计算机带向全新的领域。v2.3.1 80386微处理器微处理器v2.3.2 Pentium微处理器微处理器v2.3.3 Intel新技术新技术第69页，共95页，编辑于2022年，星期二2.3.1 803862.3.1 80386微处理器微处理器v180386的主要特点的主要特点v280386的内部结构的内部结构v

50、380386的三种工作方式的三种工作方式第70页，共95页，编辑于2022年，星期二180386的主要特点采用全采用全32位结构，其内部寄存器、位结构，其内部寄存器、ALU和操作是和操作是32位，数据线和地址线位，数据线和地址线均为均为32位位提供提供32位外部总线接口，最大数据传输率为位外部总线接口，最大数据传输率为32MB/s，具有自动切换，具有自动切换数据总线宽度的功能数据总线宽度的功能具有片内集成的存储器管理部件具有片内集成的存储器管理部件MMU，可支持虚拟存储和特权保护，虚拟存储器，可支持虚拟存储和特权保护，虚拟存储器空间可达空间可达64太字节（太字节（TB）具有实地址方式、保护方式