第八章可编程逻辑器件PLD.ppt

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1、本章的重点：本章的重点：1.PLD 1.PLD的基本特征，分类以及每种类型的特点；的基本特征，分类以及每种类型的特点；2.2.用用PLDPLD设计逻辑电路的过程和需要用的开发工具。设计逻辑电路的过程和需要用的开发工具。本章的重点在于介绍本章的重点在于介绍PLDPLD的特点和应用，的特点和应用，PLDPLD内部的内部的详细结构和工作过程不是教学重点。详细结构和工作过程不是教学重点。本章的难点：本章的难点：在在本章的重点内容中基本没有难点。但在讲授本章的重点内容中基本没有难点。但在讲授PLDPLD开发工具时，如能与实验课配合，结合本校实验室配开发工具时，如能与实验课配合，结合本校实验室配备的开发工

2、具讲解更好。备的开发工具讲解更好。2021/9/171第一节第一节 可编程逻辑器件可编程逻辑器件PLDPLD概述概述第二节第二节 可编程逻辑阵列可编程逻辑阵列PLAPLA（略）（略）第三节第三节 可编程阵列逻辑可编程阵列逻辑(PAL)(PAL)第四节第四节 通用阵列逻辑通用阵列逻辑(GAL)(GAL)第五节第五节 可擦除可编程逻辑器件（可擦除可编程逻辑器件（EPLD）第六节第六节 现场可编程门阵列（现场可编程门阵列（FPGA）概述概述2021/9/172概述概述目前集成电路分为目前集成电路分为通用型通用型和和专用型专用型两大类。两大类。通用集成电路通用集成电路：如前面讲过的：如前面讲过的SSI

3、，MSI，PIO，CPU等。特点：等。特点：1.可实现予定制的逻辑功能，但功能相对简单；可实现予定制的逻辑功能，但功能相对简单；2.构成复杂系统时，功耗大、可靠性差，灵活性差。构成复杂系统时，功耗大、可靠性差，灵活性差。专用型集成电路专用型集成电路（ASIC）分为定制型和半定制型。特点：）分为定制型和半定制型。特点：（一）定制型：由用户提出功能，交工厂生产。其特点是（一）定制型：由用户提出功能，交工厂生产。其特点是1.体积小、功耗低、可靠性高体积小、功耗低、可靠性高,2.批量小时成本高，设计制造周期长。批量小时成本高，设计制造周期长。（二）半定制型：是厂家作为通用产品生产，而逻辑功能由用户自（

4、二）半定制型：是厂家作为通用产品生产，而逻辑功能由用户自行编程设计的行编程设计的ASIC芯片。如可编程逻辑器件（芯片。如可编程逻辑器件（PLD）。其特点是）。其特点是1.用户可编程，可加密，因此使用方便；用户可编程，可加密，因此使用方便；2.组成的系统体积小，功耗低，可靠性高，集成度高；组成的系统体积小，功耗低，可靠性高，集成度高；3.适合批量生产。适合批量生产。3.用户不可编程。用户不可编程。一、数字集成电路按逻辑功能分类一、数字集成电路按逻辑功能分类2021/9/1731.PLD是实现是实现电子设计自动化电子设计自动化的硬件基础：的硬件基础：基于芯片的设计方法基于芯片的设计方法可编程器件可

5、编程器件芯芯 片片 设设 计计电路板的设计电路板的设计电电 子子 系系 统统传统电子系统设计方法传统电子系统设计方法固定功能元件固定功能元件电路板的设计电路板的设计电电 子子 系系 统统EDA是是“基于芯片的设计方法基于芯片的设计方法”：传统的数字系统设计方法是传统的数字系统设计方法是“固定功能集成块固定功能集成块+连线连线”，见图。，见图。二、电子设计自动化（二、电子设计自动化（EDAElectronic Design Automation）简介）简介当然，仅有硬件还不够，还要有当然，仅有硬件还不够，还要有EDA软件。本章只介绍硬件。软件。本章只介绍硬件。2021/9/1742.2.基于基于

6、PLDPLD设计流程设计流程 基于可编程逻辑器件设计分为三个步骤：设计输入、设计基于可编程逻辑器件设计分为三个步骤：设计输入、设计实现、编程。其设计流程如下图。实现、编程。其设计流程如下图。器器 件件 编编 程程功能仿真功能仿真设计输入设计输入 原理图原理图 硬件描述语言硬件描述语言设计实现设计实现 优化优化 合并、映射合并、映射 布局、布线布局、布线器件测试器件测试时时序序仿仿真真设计实现：设计实现：生成下载所需的各种文件。生成下载所需的各种文件。器件编程：器件编程：即即“下载下载”和和“配置配置”，即将编程数据放到具体的可编程，即将编程数据放到具体的可编程 器件中。器件中。2021/9/1

7、753.用用PLD设计数字系统的特点设计数字系统的特点采用采用PLD设计数字系统和中小规模相比具有如下特点：设计数字系统和中小规模相比具有如下特点：（1）减小系统体积：减小系统体积：单片单片PLD有很高的密度，可容纳中有很高的密度，可容纳中小规模集成电路的几片到十几片。（低密度小规模集成电路的几片到十几片。（低密度PLD小于小于700门门/片，片，高密度高密度PLD每片达数万门，最高达每片达数万门，最高达25万门）。万门）。（2）增强逻辑设计的灵活性：增强逻辑设计的灵活性：使用使用PLD器件设计的器件设计的系统，可以不受标准系列器件在逻辑功能上的限制；用户系统，可以不受标准系列器件在逻辑功能上

8、的限制；用户可随时修改。可随时修改。(3)缩短设计周期：缩短设计周期：由于可完全由用户编程，用由于可完全由用户编程，用PLD设计一个系统所需时间比传统方式大为缩短；设计一个系统所需时间比传统方式大为缩短；2021/9/176 (4)提提高高系系统统处处理理速速度度：用用PLD与与或或两两级级结结构构实实现现任任何何逻逻辑辑功功能能，比比用用中中小小规规模模器器件件所所需需的的逻逻辑辑级级数数少少。这这不不仅仅简简化化了了系统设计，而且减少了级间延迟，提高了系统的处理速度；系统设计，而且减少了级间延迟，提高了系统的处理速度；(7)系系统统具具有有加加密密功功能能：多多数数PLD器器件件，如如GA

9、L或或高高密密度度可可编编程程逻逻辑辑器器件件，本本身身具具有有加加密密功功能能。设设计计者者在在设设计计时时选选中中加加密密项项，可可编编程程逻逻辑辑器器件件就就被被加加密密。器器件件的的逻逻辑辑功功能能无无法法被被读读出出，有效地防止电路被抄袭。有效地防止电路被抄袭。(5)降低系统成本：降低系统成本：由于由于PLD集成度高，测试与装配的量大集成度高，测试与装配的量大大减少。大减少。PLD可多次编程，这就使多次改变逻辑设计简单易行，可多次编程，这就使多次改变逻辑设计简单易行，从而有效地降低了成本；从而有效地降低了成本；(6)提高系统的可靠性：提高系统的可靠性：用用PLD器件设计的系统减少了芯

10、片器件设计的系统减少了芯片数量和印制板面积，减少相互间的连线，增加了平均寿命数量和印制板面积，减少相互间的连线，增加了平均寿命,提高提高抗干扰能力，从而增加了系统的可靠性；抗干扰能力，从而增加了系统的可靠性；2021/9/177PLD是是70年代发展起来的新型逻辑器件，相继出现了年代发展起来的新型逻辑器件，相继出现了PROM、FPLA、PAL、GAL、EPLD 和和 FPGA及及iSP 等。前四种等。前四种属于低密度属于低密度PLD，后三种属高密度，后三种属高密度PLD。一、一、PLDPLD的基本结构的基本结构PLD主体主体与门与门阵列阵列或门或门阵列阵列乘积项乘积项和项和项输入输入电路电路输

11、入信号输入信号互补互补输入输入输出输出电路电路输出函数输出函数反馈输入信号反馈输入信号可直接可直接输出输出也可反馈到输入也可反馈到输入它们组成结构基本相似：它们组成结构基本相似：2021/9/178A B C DF2F2=B+C+DA B C DF1二、二、PLDPLD的逻辑符号表示方法的逻辑符号表示方法1.输入缓冲器表示方法输入缓冲器表示方法AAA2.与门和或门的表示方法与门和或门的表示方法固定连接固定连接编程连接编程连接F1=ABC PLD具有较大的与或阵列，逻辑图具有较大的与或阵列，逻辑图的画法与传统的画法有所不同。的画法与传统的画法有所不同。2021/9/179下图列出了连接的三种特殊

12、情况下图列出了连接的三种特殊情况:1.输入全编程，输出为输入全编程，输出为0。2.也可简单地在对应的与门中画叉，因此也可简单地在对应的与门中画叉，因此E=D=0。3.乘积项与任何输入信号都没有接通，相当与门乘积项与任何输入信号都没有接通，相当与门输出输出为为1。2021/9/1710 下图给出最简单的下图给出最简单的PROM电路图，右图是左图的简化形式。电路图，右图是左图的简化形式。实现的函数为：实现的函数为：固定连接点固定连接点（与）（与）编程连接点编程连接点（或）（或）2021/9/1711三、三、PLDPLD的结构类型的结构类型（1）与固定、或编程：）与固定、或编程：PROM（2）与或全

13、编程：）与或全编程：FPLA（3）与编程、或固定：）与编程、或固定：PAL、GAL、EPLD、FPGA1.与固定、或编程与固定、或编程：（：（PROM）PLD基本结构大致相同，根据与或阵列是否可编程分为三类：基本结构大致相同，根据与或阵列是否可编程分为三类：ABCBCA0 0 00 0 10 1 01 1 1全译码全译码 连接点编连接点编程时，需画程时，需画一个叉。一个叉。2021/9/17122.与、或全编程与、或全编程：代表器件是代表器件是FPLA（Programmable Logic Array）（略）（略）3.与编程、或固定与编程、或固定：代表器件代表器件PAL（Programmabl

14、e Array Logic）和和GAL（Generic Array Logic）EPLD、FPGA（Field Programmable Gate Array）。）。在这种结构中，与阵列可编程，或阵列中每个或门所在这种结构中，与阵列可编程，或阵列中每个或门所连接的乘积项是固定的，见下页图。其中连接的乘积项是固定的，见下页图。其中EPLD和和FPGA的结构还要复杂得多，我们将在后面介绍。的结构还要复杂得多，我们将在后面介绍。2021/9/1713 每个交叉每个交叉点都可编程。点都可编程。O1 O1为两个为两个乘积项之和。乘积项之和。由于或阵列固定，由于或阵列固定，以后将只画出或以后将只画出或门门

15、与阵列可编程，或阵列不可编程的与阵列可编程，或阵列不可编程的PLD。2021/9/1714四、四、PLDPLD的分类（按集成度分类）的分类（按集成度分类）可编程逻辑器件可编程逻辑器件PLD LDPLD （低密度（低密度 PLD）HDPLD （高密度（高密度PLD）EPLDFPGAiSPPROMFPLAPALGAL2021/9/1715 PAL采用双极型熔丝工艺，工作速度较高（采用双极型熔丝工艺，工作速度较高（10-35ns)。PAL的基本结构的基本结构 PAL器件的型号很多，它的典型输出结构通常有器件的型号很多，它的典型输出结构通常有五种五种，其余，其余的结构是在这五种结构基础上变形而来。的结

16、构是在这五种结构基础上变形而来。PAL是由可编程的与阵列、固定的或阵列和输出电路三部是由可编程的与阵列、固定的或阵列和输出电路三部分组成。有些分组成。有些PAL器件中，输出电路包含触发器和从器件中，输出电路包含触发器和从 触发器触发器输出端到与阵列的反馈线，便于实现时序逻辑电路。同一型号输出端到与阵列的反馈线，便于实现时序逻辑电路。同一型号的的PAL器件的输入、输出端个数固定。本节介绍器件的输入、输出端个数固定。本节介绍PAL的五种基的五种基本结构。本结构。2021/9/17161.专用输出结构专用输出结构一个输入一个输入 四个乘积项通过四个乘积项通过或非门低电平输出。或非门低电平输出。如输出

17、采用或门，为高电平有效如输出采用或门，为高电平有效PAL器件。器件。若采用互补输出的或门，为互补输出器件。若采用互补输出的或门，为互补输出器件。输入信号输入信号四个乘积项四个乘积项II2021/9/17172.可编程可编程I/O输出结构输出结构可编程可编程I/O结构如下图所示。结构如下图所示。两个输入，一个来自外部两个输入，一个来自外部I，另一来自反馈，另一来自反馈I/O。8个乘积项个乘积项 当最上面的乘积项为高电平时，三当最上面的乘积项为高电平时，三态门开通，态门开通，I/O可作为输出或反馈；乘积可作为输出或反馈；乘积项为低电平时，三态门关断，作为输入。项为低电平时，三态门关断，作为输入。2

18、021/9/1718输出使能输出使能OE3.寄存器型输出结构：寄存器型输出结构：也称作时序结构，如下图所示。也称作时序结构，如下图所示。8个乘积项个乘积项或门的输出通过或门的输出通过D触发器，触发器，在在CP的上升沿时到达输出。的上升沿时到达输出。触发器的触发器的Q端可以端可以通过三态缓冲器通过三态缓冲器送到输出引脚送到输出引脚触发器的反相端反馈回与触发器的反相端反馈回与阵列，可构成时序逻辑电路阵列，可构成时序逻辑电路CP和和输出使能输出使能OE是是PAL的公共端的公共端2021/9/17194.带异或门的寄存器型输出结构：带异或门的寄存器型输出结构：增加了一增加了一个异或门个异或门把与项分割

19、把与项分割成两个或项成两个或项两个或项在触发器的输入两个或项在触发器的输入端异或之后，在时钟上升端异或之后，在时钟上升沿到来时存入触发器内沿到来时存入触发器内 有些有些PAL器件是由数个同一结构类型组成，有的则是由器件是由数个同一结构类型组成，有的则是由不同类型结构混合组成。不同类型结构混合组成。如由如由8个寄存器型输出结构组成的个寄存器型输出结构组成的PAL器件命名为器件命名为PAL16R8，由，由8个可编程个可编程I/O结构组成的结构组成的PAL器件则命名为器件则命名为PAL16L8。2021/9/17205.运算选通反馈输出结构：运算选通反馈输出结构：运算选通反馈结构运算选通反馈结构反馈

20、选通电路反馈选通电路的输入变量的输入变量BA+BA+BA+BA+B反馈选通电路反馈选通电路的反馈变量的反馈变量A反馈选通结构的反馈量再接反馈选通结构的反馈量再接至与逻辑阵列作为输入变量至与逻辑阵列作为输入变量2021/9/17211.12.A+B3.A4.A+B5.B6.A B7.A B8.A+B用途用途:利用反馈结构的反馈量编程可在与阵列的输出端产生利用反馈结构的反馈量编程可在与阵列的输出端产生A和和B的的16种运算结构。种运算结构。见下表：见下表：9.A10.A B11.012.A B13.A B14.A B15.B16.A+B2021/9/1722 采用采用E2CMOS工艺和灵活的输出结

21、构，有电擦除、可反复编工艺和灵活的输出结构，有电擦除、可反复编程的特性。程的特性。与与PAL相比，相比，GAL的输出结构配置了可以任意组态的输出逻辑的输出结构配置了可以任意组态的输出逻辑宏单元宏单元OLMC（Output Logic Macro Cell）。因此，）。因此，同一型号同一型号的的GAL器件可满足多种不同的需要。器件可满足多种不同的需要。2021/9/1723GAL和PAL在结构上的区别见下图：PAL结构GAL结构 适当地为OLMC进行编程，GAL就可以在功能上代替前面讨论过的PAL各种输出类型以及其派生类型2021/9/1724一一.GAL器件的结构器件的结构 GAL器件型号定义

22、和器件型号定义和PAL一样根据输入输出的数量来确定，一样根据输入输出的数量来确定，GAL16V8中的中的16表示器件的输入端数量，表示器件的输入端数量，8表示输出端数量，表示输出端数量，V则表示输出形式可以改变的普通型则表示输出形式可以改变的普通型 GAL16V8的基本结构（下图）的基本结构（下图）8个输入缓冲器8个输出反馈缓冲器一个共用时钟CLK8个输出缓冲器8个OLMC2021/9/1725二二 GAL输出逻辑宏单元输出逻辑宏单元OLMC的组成的组成 输出逻辑宏单元输出逻辑宏单元OLMC 由或门、异或门、由或门、异或门、D触发器、多路选触发器、多路选择器择器MUX、时钟控制、使能控制和编程

23、元件等组成，如下图：、时钟控制、使能控制和编程元件等组成，如下图：组合输出时序输出2021/9/1726三三.输出逻辑宏单元输出逻辑宏单元OLMC组态组态 输出逻辑宏单元由对输出逻辑宏单元由对AC1(n)和和AC0进行编程决定进行编程决定PTMUX、TSMUX、OMUX和和FMUX的输出，共有的输出，共有5种基本组态：种基本组态：专用输入组态、专用输出组态、复合输入专用输入组态、专用输出组态、复合输入/输出组态、寄输出组态、寄存器组态和寄存器组合存器组态和寄存器组合I/O组态。组态。8个宏单元可以处于相同的个宏单元可以处于相同的组态，或者有选择地处于不同组态。组态，或者有选择地处于不同组态。(

24、1)专用输入组态专用输入组态：如下图所示：如下图所示：此时此时AC1(n)1，AC00，使，使TSMUX输出为输出为0，三，三态输出缓冲器的输出呈现态输出缓冲器的输出呈现高电阻，本单元输出功能高电阻，本单元输出功能被禁止，被禁止，I/O可以作为输入端，提供可以作为输入端，提供给相邻的逻辑宏单元。给相邻的逻辑宏单元。本级输入信号却来自另一本级输入信号却来自另一相邻宏单元。相邻宏单元。2021/9/1727(2)专用组合输出组态【专用组合输出组态【AC0=0，AC1(n)0】：如下图所示：】：如下图所示：FMUX选择接地选择接地,本单元和相本单元和相邻单元的反馈信号均被阻断邻单元的反馈信号均被阻断

25、PTMUX选择选择1，第，第一与项送入或门一与项送入或门OMUX选选择择0，跨过，跨过DFFTSMUX选择选择VCC2021/9/1728(3)寄存器组态：当寄存器组态：当AC1(n)0，AC01时，如下图所示。时，如下图所示。CLK、OE作为时作为时钟和输出缓冲器钟和输出缓冲器的使能信号，是的使能信号，是器件的公共端器件的公共端（TSMUX选中选中OE端）端）FMUX选中选中DFF的的Q端端OMUX选中选中1端，端，DFF的的Q端输出端输出2021/9/1729（4）反馈组合输出组态：）反馈组合输出组态：AC0=AC1(n)=1,且且SYN=12.输出信号反输出信号反馈到与阵列。馈到与阵列。

26、（5）时序电路中的组合输出）时序电路中的组合输出AC0=AC1(n)，且，且SYN=0 这时其他这时其他OLMC中至少有一个工作在寄存器组态，而该中至少有一个工作在寄存器组态，而该OLMC作为组合电路使用。作为组合电路使用。与（与（4）不同在于）不同在于CLK和和OE端作为公共信号使用。端作为公共信号使用。和专用输出和专用输出组态比，有组态比，有两点不同：两点不同：1.三态门使能端三态门使能端接第一与项；接第一与项；GAL的输入，输出电路和特性留给同学自学。的输入，输出电路和特性留给同学自学。2021/9/1730（一一）优优点点：GAL是是继继PAL之之后后具具有有较较高高性性能能的的PLD

27、，和和PAL相相比，具有以下优点：比，具有以下优点：(1)有较高的通用性和灵活性有较高的通用性和灵活性：它的每个逻辑宏单元可以根它的每个逻辑宏单元可以根据需要任意组态，既可实现组合电路，又可实现时序电路。据需要任意组态，既可实现组合电路，又可实现时序电路。(2)利利用用率率高高：GAL采采用用电电可可擦擦除除CMOS技技术术，可可以以用用电电压压信号擦除并可重新编程。因此，可反复使用。信号擦除并可重新编程。因此，可反复使用。(3)高高性性能能的的E E2 2COMSCOMS工工艺艺：使使GAL的的高高速速度度、低低功功耗耗，编编程数据可保存程数据可保存20年以上。年以上。四、四、GAL的特点的

28、特点2021/9/1731二、二、GAL器件的缺点器件的缺点(1)时钟必须共用；时钟必须共用；(2)或的乘积项最多只有或的乘积项最多只有8个；个；(3)GAL器件的规模小器件的规模小,达不到在单片内集成一个数字系统的达不到在单片内集成一个数字系统的要求；要求；(4)尽管尽管GAL器件有加密的功能，但随着解密技术的发展，对器件有加密的功能，但随着解密技术的发展，对于这种阵列规模小的可编程逻辑器件解密已不是难题。于这种阵列规模小的可编程逻辑器件解密已不是难题。EPLD、FPGA等高密度可编程逻辑器件出现后，上述缺等高密度可编程逻辑器件出现后，上述缺点都得到克服。点都得到克服。2021/9/1732

29、1.EPLD（Erasable Programmable Logic Device）。分为两类：一）。分为两类：一类是紫外线可擦除的类是紫外线可擦除的EPLD（采用（采用UVEPROM工艺），另一类是电工艺），另一类是电可擦除可擦除EPLD（采用（采用E2PROM工艺）。）。2.EPLD采用采用COMS工艺，属高密度可编程逻辑器件工艺，属高密度可编程逻辑器件HDPLD（集成（集成度大于度大于1000门门/片），芯片规模已达上万等效逻辑门。可以实现功片），芯片规模已达上万等效逻辑门。可以实现功能相当复杂的数字系统。能相当复杂的数字系统。3.速度高速度高(2ns)、功耗低（电流在数十毫安以下），抗

30、干扰能力强。、功耗低（电流在数十毫安以下），抗干扰能力强。4.具有具有在系统编程在系统编程能力，不用编程器，使用方便，可靠性高。能力，不用编程器，使用方便，可靠性高。5.与与GAL相比，从结构上增加了：相比，从结构上增加了：异步时钟、异步清除功能。可实现异步时序电路。异步时钟、异步清除功能。可实现异步时序电路。乘积项共享功能乘积项共享功能,每个宏单元可多达每个宏单元可多达32个乘积项，个乘积项，输出级多种使能控制，而且三态输出使能控制比输出级多种使能控制，而且三态输出使能控制比GAL要丰富。要丰富。一、一、EPLD的特点的特点2021/9/1733I.在系统编程芯片EPM7128S的引脚图它有

31、4个直接输入（INPUT）TMS、TDI、TDO和TCK是在系统编程引脚64个I/O既可以作为输入端也可为输出端二、在系统编程芯片二、在系统编程芯片(isp)EPM7128Sisp)EPM7128S的基本结构的基本结构是Altera公司生产的高密度、高性能CMOS可编程逻辑器件之一，PLCC封装84端子2021/9/1734II、EPM7128S器件结构图器件结构图8个相似的逻辑阵列块个相似的逻辑阵列块LAB（Logic Array Block）每个每个LAB中有中有16个宏单元个宏单元此芯片有此芯片有128个宏单元个宏单元可编程的可编程的I/O控制块可控制每个控制块可控制每个I/O引脚单独为

32、三种工作方式：引脚单独为三种工作方式：输入、输出和双向输入、输出和双向芯片内部的芯片内部的所有单元都所有单元都是通过内连是通过内连矩阵矩阵PIA连连接起来接起来EPM7128S组成：组成：LAB逻辑阵列块逻辑阵列块PIA可编程内联可编程内联 矩阵矩阵I/O控制块控制块2021/9/1735GlobalClockGlobalClear36 个可编程互连信号16个扩展乘积项去 I/O控制块7000 有两个全局时钟乘积项选择矩阵VCCDENAPRnCLRnQ清零信号Clock使能控制端可旁路寄存器共享逻辑的扩展来自其他逻辑单元的并行扩展去 PIA可编程寄存器（一）宏单元（MacroCell）宏单元模

33、块组成:与逻辑阵列乘积项选择矩阵可编程寄存器“与逻辑阵列”实现组合逻辑函数中的乘积项。每个宏单元提供5个乘积项。它与GAL的宏单元相比，信号中增加了16根扩展乘积项，大大增强了实现组合函数的能力。“乘积项选择矩阵”用于分配乘积项：1.到或门和异或门实现组合函数2.到宏单元触发器的辅助输入端：清除端（Clear）置位端（Preset）时钟端（Clock）“可编程寄存器”使EPLD宏单元中的触发器比GAL的功能更强、更灵活：1.可编程实现D、T、JK或RS触发器2.可编程时钟控制方式3.可编程异步、同步时序电路2021/9/1736（二）扩展乘积项 EPM7128S结构中提供的扩展乘积项有两种：共

34、享扩展乘积项并联扩展乘积项1.共享扩展乘积项：功能：大多数逻辑函数由5个乘积项之和就可以实现。这样用一个宏单元即可。对于复杂的逻辑函数，需要附加乘积项能实现。共享扩展乘积项是由每个宏单元提供一个未投入使用的乘积项。每个LAB有16个宏单元，因此有16个共享扩展乘积项。共享扩展项为同一LAB内的任意或全部宏单元共享。2021/9/17372.并联扩展乘积项：并联扩展乘积项是一些宏单元没有使用的乘积项可以分配到邻近单元使用。使有的宏单元最多可达20个乘积项，而这其中5个乘积项由本宏单元提供，其他15个并联扩展乘积项是由邻近的宏单元提供的。并联扩展乘积项的传送通道2021/9/1738（三）可编程内

35、连矩阵PIA（Programmable Interconnection Array）PIA信号来源:专用输入引脚 I/O引脚宏单元的输出编程单元：它控制两输入端的与门是否传送对应的PIA信号去LAB，实现软开关作用。2021/9/1739（四）I/O控制块 EMP7128S的每个I/O引脚允许三种工作方式：1.输入方式2.输出方式3.双向工作方式三态门有多种使能信号，使三态控制更灵活。这些信号包括：Vcc，GND，I/O信号，宏单元信号输出，及专用输入信号。使能信号选择矩阵三态缓冲2021/9/1740 前面讨论的可编程逻辑器件基本组成部分是与阵列、或前面讨论的可编程逻辑器件基本组成部分是与阵

36、列、或阵列和输出电路。再加上触发器则可实现时序电路。阵列和输出电路。再加上触发器则可实现时序电路。本节介绍的本节介绍的FPGA（Field Programmable Gate Array）不像不像PLD那样受结构的限制，它可以靠门与门的连接来实那样受结构的限制，它可以靠门与门的连接来实现任何复杂的逻辑电路，更适合实现多级逻辑功能。现任何复杂的逻辑电路，更适合实现多级逻辑功能。陆续推出了新型的现场可编程门阵列陆续推出了新型的现场可编程门阵列FPGA。功能更。功能更加丰富，具有基本逻辑门电路、传输外部信号的输入加丰富，具有基本逻辑门电路、传输外部信号的输入/输输出电路和可编程内连资源之外，还具有很

37、高的密度等等。出电路和可编程内连资源之外，还具有很高的密度等等。2021/9/1741一、现场可编程门阵列一、现场可编程门阵列FPGAFPGA结构结构 FPGA的编程单元是基于静态存储器（SRAM）结构，从理论上讲，具有无限次重复编程的能力 下面介绍XILINX公司的XC4000E系列芯片，了解FPGA内部各个模块的功能，见下图：可配置逻辑模块CLB输入/输出模块I/OB可编程连线PI编程开关矩阵PSM2021/9/1742四、现场可编程门阵列四、现场可编程门阵列FPGAFPGA的特点的特点 （一）（一）SRAMSRAM结构：可以无限次编程，结构：可以无限次编程，但它属于易失性元件，掉电后芯片

38、内信息丢失；通电之后，要为FPGA重新配置逻辑，FPGA配置方式有七种，请读者参考有关文献。（二二）内内部部连连线线结结构构：HDPLD的信号汇总于编程内连矩阵，然后分配到各个宏单元，因此信号通路固定，系统速度可以预测。而FPGA的内连线是分布在CLB周围，而且编程的种类和编程点很多，使得布线相当灵活，因此在系统速度方面低于HDPLD的速度。（三三）芯芯片片逻逻辑辑利利用用率率：由于FPGA的CLB规模小，可分为两个独立的电路，又有丰富的连线，所以系统综合时可进行充分的优化，以达到逻辑最高的利用。（四）芯片功耗：（四）芯片功耗：高密度可编程逻辑器件HDPLD的功耗一般在0.5W2.5W之间，而

39、FPGA芯片功耗芯片功耗0.25mW5mW，静态时几乎没有功耗，所以称，静态时几乎没有功耗，所以称FPGA为零功耗器件。为零功耗器件。2021/9/1743举例一、BCD码求补电路求x补10解：x补10=10 xx补15=15 x x补10=x补15 5=x补15+11 16 x补15 可用逐位求反法得到。例如1010补15=0101。加11可用四位加法器实现；减16，实际是舍掉加法器的进位。进位进位2021/9/1744四位加法器四位加法器BCD七段译码器七段译码器舍掉进位舍掉进位2021/9/1745h二、扫描电路四个八选一四个八选一数据选择器数据选择器74151A0A7B0B7C0C7D0D7BCD七段译码器七段译码器八进八进制计制计数器数器S2S1S0ABCCP(扫描时钟 50Hz以上)Da b c d e f gS2S0S12021/9/1746321076548段数码管位置编号S2=0S2=12021/9/1747返回返回27返回返回26返回返回282021/9/1748