EDA8次实验报告完整版.doc

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1、EDA技术课程实验报告姓 名：邓绍峰学 号：班 级：电信1302班同 组 者：胡浪指导教师：许慧燕信息科学与工程学院2015-2016学年第一学期EDA技术课程实验报告学生姓名：邓绍峰 胡浪所在班级：电信1302班指导教师： 许慧燕记分及评价： 报告满分3分得 分 一、 实验名称实验1-3：简单数字电子钟的设计（原理图输入设计方法）二、 任务及要求【基本部分】1、 在QuartusII平台上，采用原理图输入设计方法，调用两片74160十进制计数器，采用反馈置数法，完成一个24进制同步计数器的设计，并进行时序仿真。要求具备使能功能和异步清零功能，设计完成后封装成一个元件。2、 同1，采用原理图输

2、入设计方法，调用两片74160十进制计数器，采用反馈置数法，完成一个60进制同步计数器的设计，并进行时序仿真。要求具备使能功能和异步清零功能，设计完成后封装成一个元件。3、 利用1和2所设计的60进制计数器和24进制计数器元件，采用同步的方式设计一个简单的数字电子钟并进行时序仿真，要求具有时分秒功能显示功能、使能功能和异步清零功能。4、 由于实验箱数码管采用的动态扫描方式，本实验暂时只要求仿真，硬件验证到实验7再完成。【发挥部分】1、 思考：采用反馈清零法设计的计数器与反馈置数法有何不同？请用实例进行仿真。2、 如何实现电子钟时分秒连续可调的功能？三、 原理图图1-1 24进制同步计数器图1-

3、2 60进制同步计数器图1-3可调数字电子钟四、 仿真及结果分析图1-4 24进制同步计数器图1-5 60进制同步计数器图1-6 可调数字电子钟五、 小结这次实验课，让我们更加了解了集成块74160的结构，学会使用集成块组成任意进制计数器。使用74160构成计数器时，应该注意使能端的使用、时钟脉冲信号多少，那些会影响仿真波形，但是，如果时钟脉冲多了的话，仿真波形就会在不该跳转的时候跳转（如电子时钟计数器）EDA技术课程实验报告学生姓名：邓绍峰 胡浪所在班级：电信1302班指导教师： 许慧燕 记分及评价： 报告满分3分得 分 一、 实验名称实验4：3-8译码器的设计二、 任务及要求【基本部分】1

4、、 在QuartusII平台上，采用文本输入设计方法，通过编写VHDL语言程序，完成3-8译码器的设计并进行时序仿真。2、 设计完成后生成一个元件，以供更高层次的设计调用。3、 实验箱上进行验证。xyxyxy000011110001100111010101输入:x std_logic_vector(2 downto 0)输出:y std_logic_vector(7 downto 0)x2:T19 x1:T20 x0:T17y7:H19 y6:H20 y5:J21 y4:J22 y3:J19 y2:J18 y1:J20 y0:K21 Cyclone III EP3C80F484C8【发挥部分】

5、设计4-8译码器，完成仿真并封装成一个元件；新建原理图，调用一片74161和所设计的4-8译码器，完成具有16种花样的循环LED灯控制器的设计，并在实验箱上进行验证。三、 实验程序library ieee;use ieee.std_logic_1164.all;entity sanxian8xymq isport(x:in std_logic_vector(2 downto 0);y:out std_logic_vector(7 downto 0);end sanxian8xymq;architecture yima of sanxian8xymq isbeginprocess(x)begin

6、if x=000theny=;elsif x=001theny=;elsif x=010theny=;elsif x=011theny=;elsif x=100theny=;elsif x=101theny=;elsif x=110theny=;elsif x=111theny=;end if;end process;end yima;四、 仿真及结果分析五、 硬件验证1、 引脚锁定情况表：CLK：T4 EN:T19 CLR:T20 y7:H19 y6:H20 y5:J21 y4:J22 y3:J19 y2:J18 y1:J20 y0:K21 Cyclone III EP3C80F484C8六

7、、 小结 通过这次实验，让我们更加了解了 quater的使用，并深入体会到了VHDL语言的广泛应用。一方面培养了我用自己的专业知识解决问题的能力，进一步理解了理论必须运用于实际的重要性，加深了我对这门课程及专业知识的理解，对以后的工作学习生活都有很大的意义；另一方面我也发现自己很多的不足，对以前所学过的知识理解得不够深刻，掌握得不够牢固，这都是自己以后需要深入学习和克服的问题。EDA技术课程实验报告学生姓名：邓绍峰 胡浪所在班级：电信1302班指导教师： 许慧燕 记分及评价： 报告满分3分得 分 一、 实验名称实验5：7段LED显示译码器的设计二、 任务及要求1、 在QuartusII平台上，

8、采用文本输入设计方法，通过编写VHDL语言程序，完成7段LED显示译码器的设计并进行时序仿真。2、 设计完成后生成一个元件，以供更高层次的设计调用。3、 实验箱上进行验证。x3:T19 x2:T20 x1:T17 x0:T18y6:H20 y5:J21 y4:J22 y3:J19 y2:J18 y1:J20 y0:K21三、 实验程序library ieee;use ieee.std_logic_1164.all;entity qiduan isport(x:IN bit_vector(3 downto 0); Y:out bit_vector(6 downto 0);end qiduan;a

9、rchitecture mm of qiduan isbeginprocess(x)beginif x=0000 then Y=;elsif x=0001 then Y=;elsif x=0010 then Y=;elsif x=0011 then Y=; elsif x=0100 then Y=;elsif x=0101 then Y=;elsif x=0110 then Y=;elsif x=0111 then Y=; elsif x=1000 then Y=;elsif x=1001 then Y=;elsif x=1010 then Y=;elsif x=1011 then Y=; e

10、lsif x=1100 then Y=;elsif x=1101 then Y=; elsif x=1110 then Y=;elsif x=1111 then Y=; end if;end process;end mm;四、 仿真及结果分析 五、 硬件验证1、引脚锁定情况表：x3:T19 x2:T20 x1:T17 x0:T18y6:H20 y5:J21 y4:J22 y3:J19 y2:J18 y1:J20 y0:K21六、 小结通过这次实验，学习7段数码显示译码器设计；学习VHDL的CASE语句应用及多层次设计方法。根据7段数码显示译码器的波形图知，实验结果正确，设计成功。通过本次试验的

11、上机操作运行，让我切实感受到了EDA只是在实际生活中的广泛应用，作为初学者，初次上机我感到自己知识的匮乏，有许多地方我还都不能独立地进行操作，必须依赖老师的讲解，不过结果还是好的，经过两节课的努力，我和同组的同学还是成功的模拟并仿真了七段数码显示器，并成功地在EDA6000试验箱上进行了检验验证。本次试验过后我会充分的总结自己的不足之处，加强自己弱势方面的学习，用心学好EDA教科书上的知识，并抽时间在课外进行深入地学习，相信下次试验情况会有很大程度的改观。EDA技术课程实验报告学生姓名：邓绍峰 胡浪所在班级：电信1302班指导教师： 许慧燕 记分及评价： 报告满分3分得 分 一、 实验名称实验

12、6：60进制计数器设计二、 任务及要求【基本部分】1、在QuartusII平台上，采用文本输入设计方法，通过编写VHDL语言程序，完成60进制计数器的设计并进行时序仿真。2、设计完成后生成一个元件，以供更高层次的设计调用。3、实验箱上进行验证。【发挥部分】 在60进制基础上设计6进制计数器，完成时序仿真。CLK：T4 EN:T19 CLR:T20 y7:H19 y6:H20 y5:J21 y4:J22 y3:J19 y2:J18 y1:J20 y0:K21 Cyclone III EP3C80F484C8三、 实验程序library ieee;use ieee.std_logic_1164.a

13、ll;use ieee.std_logic_arith.all;use ieee.std_logic_unsigned.all;entity jishuqi60 isport(en,clk,clr:in std_logic;shiwei,gewei:buffer std_logic_vector(3 downto 0);co:out std_logic);end jishuqi60;architecture one of jishuqi60 isbeginprocess(clk,clr)beginif clr=1then shiwei=0000;gewei=0000; elsif clkeve

14、nt and clk=1then if en=1then if shiwei=0101and gewei=1001then shiwei=0000;gewei=0000; elsif shiwei/=0101and gewei=1001 then shiwei=shiwei+1;gewei=0000; else shiwei=shiwei;gewei=gewei+1; end if; end if; end if; if shiwei=0101and gewei=1001then co=1; else co300Hz引脚：段码ABCDEFG: N22 N21 M16 M20 M19 M22 M

15、21 小数点Dp:L22 位选：SEL1SEL8：L21 K18 K19 K22 K21 J20 J18 J19 电子钟标准时钟（1Hz）：T4 扫描时钟（2048Hz）：U1 使能（拨码开关1）：T19 清零（拨码开关2）：T20 调时（按键1）:U14 调分（按键2）：U15三、 实验程序六选一数据选择器library ieee;use ieee.std_logic_1164.all;entity liuxuanyixuanzeqi isport(SEL:in std_logic_vector(2 downto 0);A,B,C,D,E,F:in std_logic_vector(3 do

16、wnto 0);Y:out std_logic_vector(3 downto 0);end liuxuanyixuanzeqi;architecture one of liuxuanyixuanzeqi isbeginY=A when SEl=000 else B when SEL=001 else C when SEL=010 else D when SEL=011 else E when SEL=100 else F when SEL=101 else ZZZZ; end one;3-6线译码器library ieee;use ieee.std_logic_1164.all;entity

17、 sanxian6xianyimaqi isport(x:in std_logic_vector(2 downto 0);y:out std_logic_vector(5 downto 0);end sanxian6xianyimaqi;architecture yima of sanxian6xianyimaqi isbeginprocess(x)beginif x=000theny=;elsif x=001theny=;elsif x=010theny=;elsif x=011theny=;elsif x=100theny=;elsif x=101thenybbbbbbbbbbbbbbbbb= XXXXXXXX;end case; end process; end one;四、 仿真及结果分析五、 硬件验证1、引脚锁定情况表：CLK:T4 EN:T19 CLR:T20 Y7:H19 Y6:H20 Y5:J21 Y4:J22Y3:J19 Y2:J18 Y1:J20 Y0:K21Cyclone III EP3C80F484C8六、 小结通过本次实验，不仅仅是让我更加深入学习VHDL语言，更重要的是培养了我们用自己的专业知识解决问题的能力，进一步理解了理论必须运用于实际的重要性，加深对这门课程及专业知识的理解，对以后的工作学习生活都有很大的意义。