第 五 章 同 步 时 序 逻 辑 电 路.ppt

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1、第五章第五章 同步时序逻辑电路同步时序逻辑电路第 五 章 同 步 时 序 逻 辑 电 路 Still waters run deep.流静水深流静水深,人静心深人静心深 Where there is life,there is hope。有生命必有希望。有生命必有希望第五章第五章 同步时序逻辑电路同步时序逻辑电路本章知识要点本章知识要点:时序逻辑电路的基本概念时序逻辑电路的基本概念;同步时序逻辑电路的分析和设计方法同步时序逻辑电路的分析和设计方法;典型同步时序逻辑电路的分析和设计。典型同步时序逻辑电路的分析和设计。第五章第五章 同步时序逻辑电路同步时序逻辑电路5 1概述概述5.1.1 时序逻辑

2、电路的定义、结构和特点时序逻辑电路的定义、结构和特点若逻辑电路在任何时刻产生的稳定输出信号不仅与电路该时刻的输入信号有关，还与电路过去的输入信号有关，则称为时序逻辑电路。时序逻辑电路。一、定义一、定义 第五章第五章 同步时序逻辑电路同步时序逻辑电路二、结构二、结构时序逻辑电路由组合电路和存储电路两部分组成，通过反馈回路将两部分连成一个整体。图中，CP为时钟脉冲信号，它是否存在取决于时序逻辑电路的类型。第五章第五章 同步时序逻辑电路同步时序逻辑电路时序逻辑电路的状态y1,，ys是存储电路对过去输入信号记忆的结果，它随着外部信号的作用而变化。次态与现态的概念次态与现态的概念:在对电路功能进行研究时

3、，通常将某一时刻的状态称为“现态现态”，记作记作yn，简记为，简记为 y；将在某一现态下，外部信号发生变化后到达的新的状态称为“次态次态”，记作，记作 yn+1。第五章第五章 同步时序逻辑电路同步时序逻辑电路三、特点三、特点电路由组合电路和存储电路组成，具有对过去输入进电路由组合电路和存储电路组成，具有对过去输入进行记忆的功能；行记忆的功能；电电路路中中包包含含反反馈馈回回路路，通通过过反反馈馈使使电电路路功功能能与与“时时序序”相关；相关；电路的输出由电路当时的输入和状态电路的输出由电路当时的输入和状态(对过去输入的对过去输入的记忆记忆)共同决定。共同决定。第五章第五章 同步时序逻辑电路同步

4、时序逻辑电路5.1.2时序逻辑电路的分类时序逻辑电路的分类一、按电路的工作方式分类一、按电路的工作方式分类按照电路的工作方式，时序逻辑电路可分为同步时序逻辑电路和异步时序逻辑电路两种类型。1.同步时序电路同步时序电路（1）特点：）特点：电路中有统一的定时信号，存储器件采用时钟控制触发器，电路状态在时钟脉冲控制下同时发生转换，即电路状态的改变依赖于输入信号和时钟脉冲信号。第五章第五章 同步时序逻辑电路同步时序逻辑电路（2）现态与次态）现态与次态同步时序电路中的现态与次态是针对某个时钟脉冲而言的。现态现态-指时钟脉冲作用之前电路所处的状态。次态次态-指时钟脉冲作用之后电路到达的状态。注意：注意：前

5、一个脉冲的次态即后一个脉冲的现态！（3）对时钟的要求）对时钟的要求脉冲的宽度：必须保证触发器可靠翻转；脉冲的频率：必须保证前一个脉冲引起的电路响应完全结束后，后一个脉冲才能到来。2.异步时序逻辑电路异步时序逻辑电路异步时序逻辑电路的存储电路可由触发器或延时元件组成，电路中没有统一的时钟信号同步，电路输入信号的变化将直接导致电路状态的变化。第五章第五章 同步时序逻辑电路同步时序逻辑电路二、按电路输出对输入的依从关系分类二、按电路输出对输入的依从关系分类根据电路的输出是否与输入直接相关，时序逻辑电路可以分为Mealy型和Moore型两种不同的 模型。1Mealy型型电电路路：若时序逻辑电路的输出是

6、电路输入和电路状态的函数，则称为Mealy型时序逻辑电路。2Moore型型电电路路：若时序逻辑电路的输出仅仅是电路状态的函数，则称为Moore型时序逻辑电路。第五章第五章 同步时序逻辑电路同步时序逻辑电路三、按输入信号形式分类三、按输入信号形式分类时序逻辑电路的输入信号可以是脉冲信号也可以是电平信号。根据输入信号形式的不同，时 序逻辑电路通常又被分为脉冲型和电平型两种类型。第五章第五章 同步时序逻辑电路同步时序逻辑电路5.1.3 同步时序逻辑电路的描述方法同步时序逻辑电路的描述方法一、逻辑函数表达式一、逻辑函数表达式 同步时序电路的结构和功能，可用三组逻辑函数表达式描述。1输输出出函函数数表表

7、达达式式：是一组反映电路输出Z与输入x和状态y之间关系的表达式。Zi=fi(x1，xn,y1,，ys)i=1,2,m（Mealy型电路)Zi=fi(y1，ys)i=1,2,m（Moore型电路）第五章第五章 同步时序逻辑电路同步时序逻辑电路2激励函数表达式：激励函数表达式：激励函数又称为控制函数，它反映了存储电路的输入Y与外部输入x和电路状 态y之间的关系。其函数表达式为Yj=gj(x1，xn,y1,，ys)j=1,2,r3次态函数表达式：次态函数表达式：次态函数用来反映同步时序电路的次态y(n+1)与激励函数Y和电路现态y之间的关系，它与触发器类型相关。其函数表达式为y ln+1=kl(Yj

8、，yl)j=1,2,r；l=1,2,，s第五章第五章 同步时序逻辑电路同步时序逻辑电路二、状态表二、状态表状态表状态表：反映同步时序电路输出Z、次态yn+1与电路输入x、现态y之间关系的表格，又称为状态转移表。Mealy型同步时序电路状态表的格式如作下表所示。表中，列数=输入的所有取值组合数；行数=触发器的状态组合数。第五章第五章 同步时序逻辑电路同步时序逻辑电路状态表是同步时序电路分析和设计中常用的工具，它非常清晰地给出了同步时序电路在不同输入和现态下的次态和输出。Moore型电路状态表的格式如左下表所示。第五章第五章 同步时序逻辑电路同步时序逻辑电路三、状态图三、状态图状状态态图图：是一种

9、反映同步时序电路状态转换规律及相应输入、输出取值关系的有向图。Mealy型电路状态图的形式如图(a)所示。图中，在有向箭头的旁边标出发生该转换的输入条件以及在该输入和现态下的相应输出。x/zxMoore型电路状态图的形式如图(b)所示，电路输出标在圆圈内的状态右下方，表示输出只与状态相关。第五章第五章 同步时序逻辑电路同步时序逻辑电路四、时间图四、时间图时间图是用波形图的形式来表示输入信号、输出信号和电路状态等的取值在各时刻的对应关系，通常又称为工作波形图。在时间图上，可以把电路状态转换的时刻形象地表示出来。第五章第五章 同步时序逻辑电路同步时序逻辑电路5.2同步时序逻辑电路分析同步时序逻辑电

10、路分析5.2.1 分析的方法和步骤分析的方法和步骤常用方法有表格法表格法和代数法代数法。一、表格分析法的一般步骤一、表格分析法的一般步骤 1写出输出函数和激励函数表达式。2借助触发器功能表列出电路次态真值表。3作出状态表和状态图（必要时画出时间图）。4归纳出电路的逻辑功能。第五章第五章 同步时序逻辑电路同步时序逻辑电路二、二、代数分析法的一般步骤代数分析法的一般步骤 由分析步骤可知，两种方法仅第二步有所不同，分析中由分析步骤可知，两种方法仅第二步有所不同，分析中可视具体问题灵活选用。可视具体问题灵活选用。1写出输出函数表达式和激励函数表达式。写出输出函数表达式和激励函数表达式。2把激励函数表达

11、式代入触发器的次态方程，导出电路把激励函数表达式代入触发器的次态方程，导出电路的次态方程组。的次态方程组。3作出状态表和状态图（必要画出时间图）。作出状态表和状态图（必要画出时间图）。4归纳出电路的逻辑功能。归纳出电路的逻辑功能。第五章第五章 同步时序逻辑电路同步时序逻辑电路5.2.2 分析举例分析举例例例 用表格法分析下图所示同步时序逻辑电路。解解该电路的输出即状态变量，因此，该电路属于Moore型电路的特例。1.写出输出函数和激励函数表达式写出输出函数和激励函数表达式J1=K1=1；J2=K2=xy1第五章第五章 同步时序逻辑电路同步时序逻辑电路2列出电路次态真值表列出电路次态真值表 J

12、KQ(n+1)0 00 11 01 1 Q 0 1 Q第五章第五章 同步时序逻辑电路同步时序逻辑电路3作出状态表和状态图作出状态表和状态图现态y2 y1次态y2(n+1)y1(n+1）X=0 X=10 00 11 01 10 11 01 10 01 10 00 11 0状态表第五章第五章 同步时序逻辑电路同步时序逻辑电路4描述电路的逻辑功能。描述电路的逻辑功能。由状态图可知，该电路是一个2 位二进制数可逆计数器。位二进制数可逆计数器。当输入当输入x=0 时，可逆计数器进行加时，可逆计数器进行加1计数，其计数序列为计数，其计数序列为0001 10 11当输入当输入x=1时，可逆计数器进行减时，可

13、逆计数器进行减1计数，其计数序列为计数，其计数序列为0001 10 11第五章第五章 同步时序逻辑电路同步时序逻辑电路例例 试用代数法分析下图所示同步时序逻辑电路的逻辑功能。解解 该电路由一个J-K触发器和四个逻辑门构成，电路有两个输入端x1和x2，一个输出端Z。输出Z与输入和状态均有直接联系，属于Mealy型电路。1写出输出函数和激励函数表达式写出输出函数和激励函数表达式第五章第五章 同步时序逻辑电路同步时序逻辑电路2把把激激励励函函数数表表达达式式代代入入触触发发器器的的次次态态方方程程，得得到到电电路路的次态方程组的次态方程组该电路的存储电路只有一个触发器，因此，电路只有一个次态方程。根

14、据J-K触发器的次态方程和电路的激励函数表达式，可导出电路的次态方程如下：第五章第五章 同步时序逻辑电路同步时序逻辑电路3根据次态方程和输出函数表达式作出状态表和状态图根据次态方程和输出函数表达式作出状态表和状态图根据次态方程和输出函数表达式，可以作出该电路的状态表和状态图如下。01第五章第五章 同步时序逻辑电路同步时序逻辑电路4 画出时间图，并说明电路的逻辑功能画出时间图，并说明电路的逻辑功能时钟节拍：12345678输入x1：00110110输入x2：01011100状态y：“0”0001111输出Z：0110010101设电路初态为“0”，输入x1为00110110，输入x2为01011

15、100，根据状态图可作出电路的输出和状态响应序列如下:第五章第五章 同步时序逻辑电路同步时序逻辑电路根据状态响应序列可作出时间图如下：分析时间图可知，该电路实现了串行加法器的功能。串行加法器的功能。其中x1为被加数，x2为加数，它们按照先低位后高位的顺序串行地输入。每位相加产生的进位由触发器保存下来参加下一位相加，输出Z从低位到高位串行地输出“和”数。时钟节拍：12345678输入x1：00110110输入x2：01011100状态 y：“0”0001111输出Z：01100101第五章第五章 同步时序逻辑电路同步时序逻辑电路5.3 同步时序逻辑电路的设计同步时序逻辑电路的设计 同同步步时时序

16、序逻逻辑辑电电路路的的设设计计是是指指根根据据特特定定的的逻逻辑辑要要求求，设设计计出出能能实实现现其其逻逻辑辑功功能能的的时时序序逻逻辑辑电电路路。显然，设计是分析的逆过程，即：同步时序逻辑电路设计追求的目标是，使用尽可能少的同步时序逻辑电路设计追求的目标是，使用尽可能少的触发器和逻辑门实现预定的逻辑要求！触发器和逻辑门实现预定的逻辑要求！逻辑电路逻辑电路逻辑功能逻辑功能分析分析设计设计第五章第五章 同步时序逻辑电路同步时序逻辑电路2状态化简，求得最小化状态表；状态化简，求得最小化状态表；设计的一般步骤如下：设计的一般步骤如下：1形成原始状态图和原始状态表；形成原始状态图和原始状态表；3状态

17、编码，得到二进制状态表；状态编码，得到二进制状态表；4选定触发器的类型，并求出激励函数和输出函数最简选定触发器的类型，并求出激励函数和输出函数最简表达式；表达式；5画出逻辑电路图。画出逻辑电路图。第五章第五章 同步时序逻辑电路同步时序逻辑电路5.3.1 建立原始状态图和原始状态表建立原始状态图和原始状态表原始状态图和原始状态表是对设计要求的最原始的抽象。建立正确的原始状态图和状态表是同步时序电路设计中最关键的一步。一、一、确定电路模型确定电路模型 设计成设计成Mealy型？型？Moore型？型？形成原始状态图时一般应考虑如下几个方面问题：形成原始状态图时一般应考虑如下几个方面问题：二、二、设立

18、初始状态设立初始状态 时序逻辑电路在输入信号开始作用之前的状态称为初始状态初始状态。第五章第五章 同步时序逻辑电路同步时序逻辑电路三、三、根据需要记忆的信息增加新的状态根据需要记忆的信息增加新的状态 同步时序电路中状态数目的多少取决于需要记忆和区分的信息量。四、四、确定各时刻电路的输出确定各时刻电路的输出 在建立原始状态图时，必须确定各时刻的输出值。在Moore型电路中，应指明每种状态下对应的输出；在Mealy型电路中应指明从每一个状态出发，在不同输入作用下的输出值。第五章第五章 同步时序逻辑电路同步时序逻辑电路 例例 某序列检测器有一个输入端x和一个输出端Z。输入端 x 输入一串随机的二进制

19、代码，当输入序列中出现“011”时，输出Z产生一个1输出，平时Z输出0。典型输入、输出序列如下。输入输入x:101011100110输出输出Z:000001000010试作出该序列检测器的原始状态图和原始状态表。解解1.假定用假定用Mealy型同步时序逻辑电路实现该序列检测型同步时序逻辑电路实现该序列检测器的逻辑功能器的逻辑功能.设设:状态状态A-电路的初始状态；状态状态B-表示收到了序列“011”中的第一个信号“0”；状态状态C-表示收到了序列“011”中的前面两位“01”；状态状态D-表示收到了序列“011”。第五章第五章 同步时序逻辑电路同步时序逻辑电路可画出状态图如下：可画出状态图如下

20、：第五章第五章 同步时序逻辑电路同步时序逻辑电路相应状态表如下：相应状态表如下：第五章第五章 同步时序逻辑电路同步时序逻辑电路2假假定定用用Moore型型同同步步时时序序逻逻辑辑电电路路实实现现该该序序列列检检测测器器的逻辑功能的逻辑功能.由于电路输出完全取决于状态，而与输入无直接联系。在作状态图时，应将输出标记在代表各状态的圆圈内。设电路初始状态为A，并用状态B、C、D分别表示收到了输入x送来的0、01、011。显然，根据题意，仅当处于状态D时电路输出为1，其他状态下输出均为0。第五章第五章 同步时序逻辑电路同步时序逻辑电路构造构造Moore型原始状态图如下：型原始状态图如下：相应的原始状态

21、表如下表所示。相应的原始状态表如下表所示。1第五章第五章 同步时序逻辑电路同步时序逻辑电路例例设计一个用于引爆控制的同步时序电路，该电路有一个输入端x和一个输出端Z。平时输入x始终为0，一旦需要引爆，则从 x 连续输入4个1信号(不被0间断)，电路收到第四个1后在输出端Z产生一个1信号点火引爆，该电路连同引爆装置一起被炸毁。试建立该电路的Mealy型状态图和状态表。（该问题的实际意义？（该问题的实际意义？-施工的安全性！）施工的安全性！）解分析解分析:该电路实际上是一个用于特殊场所的“1111”序序列检测器。列检测器。它与一般序列检测器有两点不同：1.输入带有约束条件，即一旦输入出现1，则一定

22、是不被0间断的连续4个1；2.收到4个1后，输出产生的引爆信号使电路自毁，故此时不再存在次态问题。第五章第五章 同步时序逻辑电路同步时序逻辑电路设：状态设：状态A-电路初始状态；状态状态B-表示收到了第一个1输入；状态状态C-表示收到了连续2个1输 入；状态状态D-表示收到了连续3个1输入。根据题意，可得到该电路的Mealy型原始状态图和原始状态表如下。图、表中用“d”表示不确定次态或不确定输出。第五章第五章 同步时序逻辑电路同步时序逻辑电路注意注意:在时序电路设计中，状态化简时利用不完全确定在时序电路设计中，状态化简时利用不完全确定状态表中不确定次态和不确定输出的随意性，通常可状态表中不确定

23、次态和不确定输出的随意性，通常可使设计方案变得更简单。这一点类似包含无关最小项使设计方案变得更简单。这一点类似包含无关最小项的组合电路设计，只不过在处理上要复杂一些。的组合电路设计，只不过在处理上要复杂一些。第五章第五章 同步时序逻辑电路同步时序逻辑电路5.3.2状态化简状态化简什什么么叫叫状状态态化化简简？所谓状态化简，是指采用某种化简技术从原始状态表中消去多余状态，得到一个既能正确地描述给定的逻辑功能，又能使所包含的状态数目达到最少的状态表，通常称这种状态表为最小化状态表。目的：目的：简化电路结构。状态数目的多少直接决定电路中所需触发器数目的多少。设状态数目为n,所需触发器数目为m,则应满

24、足如下关系：2m n 2 m-1方法方法：常用方法有观擦法、输出分类法、隐含表法等。下面讨论最常用的一种方法-隐含表法。隐含表法。第五章第五章 同步时序逻辑电路同步时序逻辑电路一、一、完全确定状态表的化简完全确定状态表的化简1几个概念几个概念(1)等效状态等效状态定义定义设状态Si和Sj是完全确定状态表中的两个状态，若对于所有可能的输入序列，分别从状态Si和状态Sj出发，所得到的输出响应序列完全相同，则状态Si和Sj是等效的，记作(Si，Sj)，又称状态Si和Sj 为等效对。请注意掌握三点：定义、判断方法和性质。第五章第五章 同步时序逻辑电路同步时序逻辑电路 判断方法判断方法若状态Si和Sj

25、是完全确定的原始状态表中的两个现态，则Si和Sj 等效的条件可归纳为在一位输入的各种取值组合下满足如下两条：第一，输出相同；第一，输出相同；第二，次态属于下列情况之一：第二，次态属于下列情况之一：a.次态相同；次态相同；b.次态交错或为各自的现态；次态交错或为各自的现态；c.次态循环或为等效对。次态循环或为等效对。第五章第五章 同步时序逻辑电路同步时序逻辑电路 性质性质等效状态具有传递性。即假若S1和S2等效，S2和S3等效,那么，一定有S1和S3等效。记作(S1，S2)，(S2，S3)(S1，S3)(2)等效类等效类等效类：等效类：由若干彼此等效的状态构成的集合。在同一个等效类中的任意两个状

26、态都是等效的。例如，由(S1，S2)和(S2，S3)可以推出(S1，S3)，进而可知S1、S2、S3属于同一等效类，记作 S1，S2，S3，即(S1，S2)，(S2，S3)S1，S2，S3第五章第五章 同步时序逻辑电路同步时序逻辑电路(3)最大等效类最大等效类所谓最大等效类，是指不被任何别的等效类所包含的等效类。换而言之，如如果果一一个个等等效效类类不不是是任任何何其其他他等等效效类类的的子子集集，则该等效类称为最大等效类。则该等效类称为最大等效类。完全给定原始状态表的化简过程，就是寻找出表中的所有最大等效类，然后将每个最大等效类中的状态合并为一个新的状态，从而得到最小化状态表。简化后的状态数

27、等于最大等效类的个数！简化后的状态数等于最大等效类的个数！第五章第五章 同步时序逻辑电路同步时序逻辑电路2状态化简状态化简(1)隐含表化简法的一般步骤隐含表化简法的一般步骤 作隐含表作隐含表隐含表是一个直角三角形阶梯网格，表中每个方格代表一个状态对。作隐含表作隐含表 找等效对找等效对 求最大等效类求最大等效类 状态合并状态合并作最简状态表作最简状态表12345第五章第五章 同步时序逻辑电路同步时序逻辑电路顺顺序序比比较较：按照隐含表中从上至下、从左至右的顺序，对照原始状态表依次对所有“状态对”进行逐一检查和比较，并将检查结果标注在隐含表中的相应方格内。比较结果标注如下：等效等效-在相应方格内填

28、上“”；不等效不等效-在相应方格内填上“”；与其他状态对相关与其他状态对相关-在相应方格内填上相关的状态对。关关联联比比较较：指对那些在顺序比较时尚未确定是否等效的状态对作进一步检查。直到判别出状态对等效或不等效为止。寻找等效对寻找等效对第五章第五章 同步时序逻辑电路同步时序逻辑电路求出最大等效类求出最大等效类在找出原始状态表中的所有等效对之后，可利用等效状态的传递性，求出各最大等效类。状态合并，作出最小化状态表状态合并，作出最小化状态表将每个最大等效类中的全部状态合并为一个状态，即可得到和原始状态表等价的最小化状态表。第五章第五章 同步时序逻辑电路同步时序逻辑电路(2)化简举例化简举例例例化

29、简下表所示原始状态表。解解 作隐含表作隐含表给定原始状态表具有7个状态，根据画隐含表的规则，可画出隐含表框架如下。第五章第五章 同步时序逻辑电路同步时序逻辑电路 寻找等效对寻找等效对根据等效状态的判断标准，依次检查每个状态对，可得到顺序比较结果如图(a)所示。关联比较的结果如图(b)所示。图(a)图(b)第五章第五章 同步时序逻辑电路同步时序逻辑电路由判断结果可知，原始状态表中的7个状态共有四个等效对：(A，B)，(A，E)，(B，E)，(C，F)。第五章第五章 同步时序逻辑电路同步时序逻辑电路状态合并，作出最小化状态表状态合并，作出最小化状态表令令A,B,E-a、C,F-b、D-c、G-d，

30、并代入原始状态表中，即可得到化简后的状态表如下边右表所示。求出最大等效类求出最大等效类由所得到的等效对和最大等效类的定义可知，原始状态表中的7个状态共构成A,B,E,C,F,D,G四个最大等效类。第五章第五章 同步时序逻辑电路同步时序逻辑电路不不完完全全确确定定状状态态表表的的化化简简引引入入了了相相容容状状态态的的概概念念，详见教材相关内容！详见教材相关内容！二、不完全确定状态表的化简二、不完全确定状态表的化简第五章第五章 同步时序逻辑电路同步时序逻辑电路5.3.3 状态编码状态编码状状态态编编码码：是指给最小化状态表中用字母或数字表示的状态，指定一个二进制代码，形成二进制状态表。状态编码也

31、称状态分配，或者状态赋值。状态编码的任务是：状态编码的任务是：确确定定状状态态编编码码的的长长度度(即即二二进进制制代代码码的的位位数数，或或者者说说所所需触发器个数需触发器个数)；寻寻找找一一种种最最佳佳的的或或接接近近最最佳佳的的状状态态分分配配方方案案。以以便便使使所所设计的时序电路最简单。设计的时序电路最简单。第五章第五章 同步时序逻辑电路同步时序逻辑电路一、确定二进制代码的位数一、确定二进制代码的位数 设设最最小小化化状状态态表表的的状状态态数数为为N，状状态态编编码码的的长长度度为为m,则则状状态数态数N与状态编码长度与状态编码长度m的关系为的关系为2m-1 N 2m例如，若某状态

32、表的状态数N=7，则状态分配时,二进制代码的位数应为 m=3。或者说状态变量个数为3。二、确定状态分配方案二、确定状态分配方案状态与代码之间的对应关系可以有许多种。一般说来，用m 位二进制代码的2m种组合来对N个状态进行分配时，可能出现的状态分配方案数Ks为例如，当 N=4,m=2时，K S=24。第五章第五章 同步时序逻辑电路同步时序逻辑电路一种常用方法称为相邻分配法相邻分配法。相相邻邻分分配配法法的的基基本本思思想想是是：在选择状态编码时，尽可能使激励函数和输出函数在卡诺图上的“1”方格处在相邻位置，从而有利于激励函数和输出函数的化简。第五章第五章 同步时序逻辑电路同步时序逻辑电路相邻分配

33、法的状态编码原则如下：相邻分配法的状态编码原则如下：次态相同，现态相邻。次态相同，现态相邻。(即在相同输入条件下，具有相同次态的现态应尽可能分配相邻的二进制代码；)同一现态，次态相邻。同一现态，次态相邻。(即在相邻输入条件下，同一现态的次态应尽可能分配相邻的二进制代码；)输出相同，现态相邻。输出相同，现态相邻。(即在每一种输入取值下均具有相同输出的现态应尽可能分配相邻的二进制代码。)某些状态表常常出现不能同时满足3条原则的情况。此时，可按从至的优先顺序考虑。此外，从电路实际工作状态考虑，一般将初始状态分配一般将初始状态分配“0”状态。状态。第五章第五章 同步时序逻辑电路同步时序逻辑电路三、举例

34、三、举例例例对如下状态表进行状态编码（设A为初始状态）。现态 次态/输出 x=0 x=1 A C/1 B/0 B A/0 A/1 C A/1 D/1 D D/1 C/0解解所示状态表中，状态数N=4，故状态编码的长度应为 m=2。即实现该状态表的功能需要两个触发器。第五章第五章 同步时序逻辑电路同步时序逻辑电路根据相邻法的编码原则，4个状态的相邻关系如下：相邻关系如下：根据原则，状态B和C应分配相邻的二进制代码；根据原则，状态B和C、A和D、C和D应分配相邻的二进制代码；根据原则，状态A和D应分配相邻的二进制代码。综合可知，状态分配时要求满状态分配时要求满足足B和和C、A和和D、C和和D相邻。

35、相邻。在进行状态分配时，为了使状态之间的相邻关系一目了然，通常将卡诺图作为状态分配的工具。假定状态变量用y2y1表示，并将A分配“0”，一种满足上述相邻关系的分配方案如右图所示。即状态即状态A、B、C、D的状态的状态编码依次为编码依次为y2y1的取值的取值00、01、11、10。现态次态/输出 x=0 x=1 A C/1 B/0 B A/0 A/1 C A/1 D/1 D D/1 C/0第五章第五章 同步时序逻辑电路同步时序逻辑电路将状态表中的状态A、B、C、D分别用编码00、01、11、10代替，即可得到该状态表的二进制状态表如右下表所示。注注意意：满足分配原则的方案通常可以有多种，设计者可

36、从中任选一种。现态 y2y1次态y2(n+1)y1(n+1)/输出 x=0 x=1 00 11/0 01/0 01 00/0 00/1 11 00/1 10/1 10 10/0 11/0 现态 次态/输出 x=0 x=1 A C/1 B/0 B A/0 A/1 C A/1 D/1 D D/1 C/0第五章第五章 同步时序逻辑电路同步时序逻辑电路5.3.4 确定激励函数和输出函数并画出逻辑电路图确定激励函数和输出函数并画出逻辑电路图任任务务：根据二进制状态表和所选触发器的激励表，求出触发器的激励函数表达式和电路的输出函数表达式，并予以化简。以便用适当的逻辑门和所选定的触发器构成实现给定逻辑功能的

37、逻辑电路。第五章第五章 同步时序逻辑电路同步时序逻辑电路根据二进制状态表和触发器激励表，求激励函数和输出函数的最简表达式一般分为两步：两步：列出激励函数和输出函数真值表；列出激励函数和输出函数真值表；用用卡诺图化简后写出最简表达式。卡诺图化简后写出最简表达式。例例 用J-K触发器和适当的逻辑门实现如下二进制状态表的功能。现态 y2y1次态y2(n+1)y1(n+1)/输出 x=0 x=1 00 11/0 01/0 01 00/0 00/1 10 01/0 11/0 11 00/1 10/1第五章第五章 同步时序逻辑电路同步时序逻辑电路解解根据给定的二进制状态表和J-K触发器的激励表可列出激励函

38、数和输出函数的真值表如右下表所示。现态 y2y1次态y2(n+1)y1(n+1)/输出 x=0 x=1 00 11/0 01/0 01 00/0 00/1 10 01/0 11/0 11 00/1 10/1QQ(n+1)J K0 0011011 0 d1 dd 1d 0第五章第五章 同步时序逻辑电路同步时序逻辑电路由真值表可作出激励函数和输出函数的卡诺图如下图所示。J1=1K1=1Z第五章第五章 同步时序逻辑电路同步时序逻辑电路经化简后得到激励函数和输出函数的最简表达式如下：相应逻辑电路图如下图所示。第五章第五章 同步时序逻辑电路同步时序逻辑电路5.4 同步时序逻辑电路设计举例同步时序逻辑电路设计举例 见教材中相关内容！见教材中相关内容！