第二章(pld概述).ppt

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1、第二章第二章 可编程逻辑器件可编程逻辑器件第二章第二章 PLD概述概述u一、什么是一、什么是PLD？Programmable Logic Devices _可编程逻辑器件可编程逻辑器件u二、二、PLD发展进程发展进程uPROM、PLAuPAL、GALuFPGA、EPLDuISP传统的数字系统由传统的数字系统由固定功能标准集成固定功能标准集成电路电路74、54系列、系列、4000系列、系列、4500等等系列构成，设计无系列构成，设计无灵活性，芯片种类灵活性，芯片种类多数目大多数目大现代的数字系统仅现代的数字系统仅由三种标准积木块：由三种标准积木块：微处理器、存储器微处理器、存储器和和PLD构成构

2、成即即 CPU+RAM+PLDPLD的设计是核心的设计是核心第二章第二章 可编程逻辑器可编程逻辑器件件u三、近几年三、近几年PLD发展发展u密度：单片集成度已达密度：单片集成度已达1000万系统万系统u速度：达速度：达420MHz以上以上u线宽：已达线宽：已达32nm，属深亚微米技术，属深亚微米技术u四、近几年四、近几年PLD发展热点发展热点u从互延时入手解决系统速度问题从互延时入手解决系统速度问题u在系统可编程技术在系统可编程技术PLD的逻辑表示方法及图形符号的逻辑表示方法及图形符号固定连接固定连接编程连接编程连接不连接不连接熔丝熔丝缓冲门缓冲门与门与门或门或门可编程连接可编程连接或不连接或

3、不连接PLD的逻辑表示方法及图形符号的逻辑表示方法及图形符号多输入端或门画法多输入端或门画法多输入端与门画法多输入端与门画法u 五、五、PLD的基本结构的基本结构互互补补输输出出的的输输入入缓缓冲冲电电路路,用用以以产产生生输输入入变变量量的的原原变变量量和和反反变变量量，并并提提供供足够的驱动能力。足够的驱动能力。输输入入电电路路与与阵阵列列输输出出电电路路或或阵阵列列输入输入项项乘积乘积项项和项和项输输入入输输出出反馈输入信号反馈输入信号输入电路在输入电路在PLD 中的画法中的画法AAA9 9CABCCABBAW7=ABCABCW0=由由一一组组多多输输入入与与门门组组成成，用用以以产产生

4、生输输入入变变量量的各乘积项。的各乘积项。与与阵阵列列SPLD 的的 基基 本本 结结 构构 输输入入电电路路输输出出电电路路或或阵阵列列输入输入项项乘积乘积项项和项和项输输入入输输出出反馈输入信号反馈输入信号与阵列与阵列u 五、五、PLD的基本结构的基本结构例例如如 ABCY3Y2Y1与阵列与阵列SPLD 的的 基基 本本 结结 构构 输输入入电电路路与与阵阵列列输输出出电电路路或或阵阵列列输入输入项项乘积乘积项项和项和项输输入入输输出出反馈输入信号反馈输入信号由图可得由图可得 Y1=ABC+ABC+ABC Y2=ABC+ABC Y3=ABC+ABC由由一一组组多多输输入入或或门门组组成成，

5、用用以以产产生生和和项项，即即将将输输入入的的某某些些乘乘积积项相加。项相加。或阵列或阵列u 五、五、PLD的基本结构的基本结构SPLD 的的 基基 本本 结结 构构 输输入入电电路路与与阵阵列列输输出出电电路路或或阵阵列列输入输入项项乘积乘积项项和项和项输输入入输输出出反馈输入信号反馈输入信号SPLD的的输输出出电电路路因因器器件件的的不不同同而而有有所所不不同同，但但总总体可分为固定输出和可组态输出两大类。体可分为固定输出和可组态输出两大类。根根据据与与门门阵阵列列、或或门门阵阵列列和和输输出出电电路路结结构构的的不不同同，简简单单的的低低密密度度PLD可可分分为为PROM、PLA、PAL

6、、GAL四种基本类型，下面分别进行讲解。四种基本类型，下面分别进行讲解。u 五、五、PLD的基本结构的基本结构（1）基本结构）基本结构A B CA B CA B CA B CA B CA B CA B CA B CA B CO1 O2 O3或阵列或阵列（可编程）（可编程）与阵列与阵列（固定）（固定）（2）特点）特点 “与与”阵列固定，不阵列固定，不能编程，能编程，“或或”阵列阵列可以编程。可以编程。与阵列是一个全译码与阵列是一个全译码电路，即电路，即n个输入量个输入量总共有总共有2n个不同的组个不同的组合积项输出，因此有合积项输出，因此有2n 条积项线。条积项线。与阵列的固定连接关与阵列的固定

7、连接关系造成芯片面积的浪系造成芯片面积的浪费，利用效率低。费，利用效率低。u 六、六、PLD的分类的分类_PROM（3）应用设计）应用设计u 六、六、PLD的分类的分类_PROM例例1：用：用PROM构造半加器构造半加器A1A0SC000110110 01 01 00 1S=A0 Al=A0Al+A0A1+C=A0A1CSA1A0A1A0A1A0例例2:用用PROM实现实现2 2乘法乘法器器输输 入入输输 出出A1 A0B1 B0P3 P2 P1 P00 00 00 0 0 00 00 10 0 0 00 01 00 0 0 00 01 10 0 0 00 10 00 0 0 00 10 10

8、 0 0 10 11 00 0 1 00 11 10 0 1 11 00 00 0 0 01 00 10 0 1 01 01 00 1 0 01 01 10 1 1 01 10 00 0 0 01 10 10 0 1 11 11 00 1 1 01 11 11 0 0 1（1）基本结构）基本结构（2）特点）特点u 六、六、PLD的分类的分类_PLA A B CO1 O2 O3或阵列或阵列（可编程）（可编程）与阵列与阵列（可编程）（可编程）与与阵阵列列不不采采用用全全译译码码方方式式，标标准准的的与与或或表表达达式式已已不不适适用用，需需要要把把逻逻辑辑函函数数化化成成最最简简的的与与或或表表达

9、达式式。有有多多个个输输出出时时，要要尽尽量量利利用用公公共共的的与与项项，以以提提高高阵阵列列的的利用率。利用率。“与与”阵列和或阵列和或”阵列都可以阵列都可以编程，方便了设计工作。编程，方便了设计工作。算法复杂算法复杂,器件运行速度下器件运行速度下降降制造工艺复杂，价格高。制造工艺复杂，价格高。基基本本思思想想：根根据据PLA结结构构，安安排排每每个个积积项项占占一一条条积积项项线线，在在不不同同输输出出函函数数中中如如有有相相同同积积项项，则则共共享享。每每个个输输出出函函数数有有n n个个积项，就在或阵列上将它的纵向线与相关的积项，就在或阵列上将它的纵向线与相关的n n个积项线相连。个

10、积项线相连。简单地说，用简单地说，用PLA实现组合逻辑函数时，先将函数化简实现组合逻辑函数时，先将函数化简为为最简最简与或式与或式，再把对应的与项或起来即可。，再把对应的与项或起来即可。O1=ABC+BCO2=AB+ACO3=AB+AC例：用例：用PLA实现以下组实现以下组 合逻辑函数电路合逻辑函数电路（3）应用设计）应用设计A B CO1 O2 O3A B CA BA CB CA Bu 六、六、PLD的分类的分类_PLAu 六、六、PLD的分类的分类_PAL采采用用熔熔丝丝编编程程方方式式，只能一次性编程。只能一次性编程。（1）基本结构）基本结构l左左图图为为最最简简单单的的PAL器器件件结

11、结构构。目目前前常常见见的的PAL器器件件中中，输输入入变变量量最最多多可可达达20个个，与与项项的的个个数数最最多多有有80个个，或或阵阵列列输输出出端端最最多多的的有有10个个，每每个个或或门门输输入入端端最最多多的的可可达达16个。个。（2）特点）特点“与与”阵阵列列可可编编程程，“或或”阵列固定。阵列固定。A2A1A0D0D1D2或阵列或阵列（固定）（固定）与阵列与阵列（可编程）（可编程）具有多种形式的输出结构具有多种形式的输出结构为为了了扩扩展展电电路路的的功功能能，并并增增加加使使用用的的灵灵活活性性，PAL在在与与或或阵阵列列的的基基础础上上，增增加加了了多多种种输输出出及及反反

12、馈馈电电路路，构构成成了了各种型号的各种型号的PAL器件。器件。u 六、六、PLD的分类的分类_PAL根根据据PAL器器件件的的输输出出结结构构和和反反馈馈电电路路的的不不同同，可可将将它它们们大大致致分分成成专专用用输输出出、可可编编程程输输入入/输输出出、寄寄存存器器输输出出、异异或输出或输出以及以及运算选通反馈输出运算选通反馈输出等几种类型。等几种类型。（3）PAL的输出结构的输出结构 _专用输出型专用输出型u 六、六、PLD的分类的分类_PALAND阵列可编程OR阵列固定输出0输入O0I2 I1 I0O1输出1用途：实现组合逻用途：实现组合逻辑电路辑电路u 六、六、PLD的分类的分类_

13、PAL（3）PAL的输出结构的输出结构 _可编程输入输出型可编程输入输出型II/OOE当当OE=0时，三态输出呈高阻态，时，三态输出呈高阻态，I/O引脚作输入使用；引脚作输入使用；当当OE=1时，三态门选通，时，三态门选通，I/O引脚作输出使用。引脚作输出使用。作输出使用时，也可将输出再经互补输出的缓冲器作输出使用时，也可将输出再经互补输出的缓冲器反馈反馈到与阵列输入，用于到与阵列输入，用于实现复杂的组合逻辑电路实现复杂的组合逻辑电路。u 六、六、PLD的分类的分类_PAL（3）PAL的输出结构的输出结构 _寄存器输出型寄存器输出型这这种种结结构构的的输输出出端端有有一一D触触发发器器。在在时

14、时钟钟上上升升沿沿先先将将或或门门输输出出寄寄存存在在D触触发发器器的的Q端端，当当使使能能信信号号OEOE有有效效时时，Q端的信号经三态缓冲器反相后输出，输出为低电平有效。端的信号经三态缓冲器反相后输出，输出为低电平有效。触触发发器器的的Q端端输输出出还还可可以以通通过过缓缓冲冲器器反反馈馈送送至至与与阵阵列列的的输输入入端端。因因而而这这种种结结构构的的PAL能能记记忆忆原原来来的的状状态态，实实现现时序逻辑电路时序逻辑电路。u 六、六、PLD的分类的分类_PAL（3）PAL的输出结构的输出结构 _异或输出型异或输出型 这种结构的输出部分有两个或门，它们的输出经这种结构的输出部分有两个或门

15、，它们的输出经异或异或门门进行异或运算后再经进行异或运算后再经D触发器和三态缓冲器输出。触发器和三态缓冲器输出。YIQQDCLOCKCLOCKOEOEOCQY这种结构不仅便于对与或逻辑阵列输出的这种结构不仅便于对与或逻辑阵列输出的函数求反函数求反，还可以实现对寄存器状态进行还可以实现对寄存器状态进行保持操作保持操作。u 六、六、PLD的分类的分类_PAL（3）PAL的输出结构的输出结构 _运算选通反馈型运算选通反馈型在异或门的基础上，将触发器的输出反馈到运算选通逻在异或门的基础上，将触发器的输出反馈到运算选通逻辑电路，与输入项进行组合后送与阵列进行编程，可获得辑电路，与输入项进行组合后送与阵列

16、进行编程，可获得16种可能的逻辑组合。种可能的逻辑组合。u 六、六、PLD的分类的分类_PAL（3）PAL的输出结构的输出结构 _运算选通反馈型运算选通反馈型u 六、六、PLD的分类的分类_GALPAL结构结构GAL结构结构或阵列做或阵列做在在OLMC结构中结构中适当地为适当地为OLMC进行编进行编程，程，GAL就可以在功能就可以在功能上代替上代替PAL各种输出类各种输出类型及其派生类型型及其派生类型（1）GAL器件的基本结构器件的基本结构(以以GAL16V8为例为例)GAL16V8 引脚图引脚图8 个输入端个输入端8 个个 I/O 端端1 个时钟输入端个时钟输入端1 个输出使能控制输入端个输

17、出使能控制输入端u 六、六、PLD的分类的分类_GALu 六、六、PLD的分类的分类_GAL GAL16V8 内部结构图内部结构图1 CLK2 I3 I4 I5 I6 I7 I8 I9 II/O 19I/O 18I/O 17I/O 16I/O 15I/O 14I/O 13I/O 12OE 11可编程与阵列可编程与阵列(64 32)输出逻辑宏单元输出逻辑宏单元(Output Logic Macro-Cell，简称，简称 OLMC)与阵列与阵列 输入电路输入电路可编程与阵列可编程与阵列(64 32)1 CLK2 I3 I4 I5 I6 I7 I8 I9 II/O 19I/O 18I/O 17I/O

18、 16I/O 15I/O 14I/O 13I/O 12OE 11可编程与阵列可编程与阵列(64 32)时钟输入端，提供时序电路所需要的时钟信号。时钟输入端，提供时序电路所需要的时钟信号。与阵列的作用是与阵列的作用是产生输入信号的乘积产生输入信号的乘积项。其输入信号为项。其输入信号为 8 个输入端提供的原、个输入端提供的原、反变量反变量和和 8 个反馈输个反馈输入端提供的原、反变入端提供的原、反变量量。产生这些变量的。产生这些变量的那些乘积项，则由对那些乘积项，则由对与阵列的编程决定。与阵列的编程决定。输出使能控制输出使能控制输入端。它作为全输入端。它作为全局控制信号控制各局控制信号控制各 I/

19、O 端的工作方式。端的工作方式。1 CLK2 I3 I4 I5 I6 I7 I8 I9 II/O 19I/O 18I/O 17I/O 16I/O 15I/O 14I/O 13I/O 12OE 11可编程与阵列可编程与阵列(64 32)1 CLK2 I3 I4 I5 I6 I7 I8 I9 II/O 19I/O 18I/O 17I/O 16I/O 15I/O 14I/O 13I/O 12OE 11可编程与阵列可编程与阵列(64 32)OLMC 中含有或门、中含有或门、D 触发器和多路选择器等，触发器和多路选择器等，通过对通过对 OLMC 编程可得编程可得到组合电路输出、时序电到组合电路输出、时序

20、电路输出、双向路输出、双向 I/O 端等多端等多种工作组态。种工作组态。（4）GAL的输出逻辑宏单元的输出逻辑宏单元OLMCl1个个8输入或门输入或门l1个异或门个异或门l1个个D触发器触发器l4个多路选择个多路选择开关开关l4个控制字个控制字来自来自与阵列与阵列01PTMUXXOR(n)QQDAC0反馈反馈FMUX10 x11x0 x10 x0AC0SynAC1(n)11100100TSUXM01OUXMVCCG2来自邻级来自邻级输出输出(n)I/O(n)CLKOECLKOEG1AC1(n)由由OLMC的结构图可以看出，的结构图可以看出，OLMC中的异或门和四个中的异或门和四个多路选择开关由

21、四个结构控制字多路选择开关由四个结构控制字XOR(n)、AC0、AC1(n)和和Syn编程控制。其中编程控制。其中XOR(n)和和AC1(n)是各个是各个OLMC自己的自己的控制字，控制字，n代表代表OLMC的编号，这个编号与每个的编号，这个编号与每个OLMC连接连接的引脚号码一致；的引脚号码一致；AC0和和Syn为为8个个OLMC共用的控制字。共用的控制字。OLMC的结构控制字的结构控制字这些控制字集中放在一个行地址为第这些控制字集中放在一个行地址为第60行的具有行的具有82位的位的结构控制字中。结构控制字中。来自来自与阵列与阵列01PTMUXXOR(n)QQDAC0反馈反馈FMUX10 x

22、11x0 x10 x0AC0SynAC1(n)11100100TSUXM01OUXMVCCG2来自邻级来自邻级输出输出(n)I/O(n)CLKOECLKOEG1AC1(n)8输入或门输入或门每每个个OLMC包包含含或或阵阵列列中中的的一一个个8输输入入或或门门，或或门门的的每每一一个个输输入入对对应应一一个个乘乘积积项项（与与阵阵列列中中的的一一个个输输出出），故故或或门门的的输输出出为为若若干干个个乘乘积积项项之之和和。或或门门的的输输出出接接到到异异或或门门的的一一个个输输入端。入端。异或门异或门异异或或门门用用于于控控制制或或门门输输出出信信号号的的极极性性。异异或或门门的的另另一一个个

23、输输入入端端为为结结构构控控制制字字中中的的1位位XOR(n)，当当XOR(n)端端为为1时时，异异或或门门起起反反相相器器作作用用；否否则则为为同同相相输输出出。异异或或门门的的输输出出直直接接送送到到D触发器的输入端。触发器的输入端。D触发器触发器D触发器用于锁存异或门的输出状态，使触发器用于锁存异或门的输出状态，使GAL能实现时序能实现时序逻辑电路。逻辑电路。XOR(n)来自来自与阵列与阵列01PTMUXXOR(n)QQDAC0反馈反馈FMUX10 x11x0 x10 x0AC0SynAC1(n)11100100TSUXM01OUXMVCCG2来自邻级来自邻级输出输出(n)I/O(n)C

24、LKOECLKOEG1AC1(n)PTMUX由由编编程程的的控控制制字字AC0和和AC1(n)加加到到与与非非门门G1输输出出后后进进行行控控制制。当当AC0或或AC1(n)=0时时，第第一一个个积积项项通通过过PTMUX输输出出到到或或门门的的输输入入端端，作作为为或或门门的的一一个个输输入入积积项项；当当AC0=AC1(n)=1时时，第第一一个个积积项项不不能能作作为为输输入入项项，可可被被选选为为三三态态门门的的控控制制项项。此此时时PTMUX输输出出为为0，对对或或门门输输出出没影响。没影响。4个多路选择开关个多路选择开关l积项选择多路开关积项选择多路开关PTMUX是是一一个个二二选选

25、一一开开关关电电路路，它它的的输输入入端端来来自自可可编编程程与与阵阵列列中中的的8个个积积项项中中的的第第一一个个，由由编编程程决决定定这这一一积积项项用用作作输输入入项项还还是用作三态门的控制项。是用作三态门的控制项。AC0AC1(n)来自来自与阵列与阵列01PTMUXXOR(n)QQDAC0反馈反馈FMUX10 x11x0 x10 x0AC0SynAC1(n)11100100TSUXM01OUXMVCCG2来自邻级来自邻级输出输出(n)I/O(n)CLKOECLKOEG1AC1(n)当当AC0 AC1(n)=00时时，TSMUX输输出出为为固固定定高高电电平平，三三态态门门始终选通，始终

26、选通，I/O(n)端只能作输出使用。端只能作输出使用。当当AC0 AC1(n)=01时时，TSMUX输输出出为为固固定定低低电电平平，三三态态门门工作在高阻状态，无输出，此时工作在高阻状态，无输出，此时I/O(n)端可作输入使用。端可作输入使用。当当AC0 AC1(n)=10时时，TSMUX输输出出为为公公共共控控制制信信号号OE，三三态态门门的的工工作作状状态态由由外外接接OE信信号号控控制制。OE=1时时，I/O(n)端端作作输输出用；出用；OE=0时，时，I/O(n)端作输入用。端作输入用。当当AC0 AC1(n)=11时时，TSMUX输输出出为为由由与与阵阵列列来来的的第第一一个个积积

27、项项，则则由由与与阵阵列列来来的的各各组组的的第第一一个个积积项项分分别别控控制制各各自的三态门的输出。自的三态门的输出。这这是是一一个个四四选选一一开开关关电电路路，它它的的输输入入有有：第第一一个个积积项项、8个个OLMC的的共共用用控控制制信信号号OE、固固定定的的高高电电平平VCC和和固固定定的的低低电电平平(地地)。选选择择控控制制由由控控制制字字AC0和和AC1(n)实实现现。输输出出三三态态门门共共有四种控制选择。有四种控制选择。来自来自与阵列与阵列01PTMUXXOR(n)QQDAC0反馈反馈FMUX10 x11x0 x10 x0AC0SynAC1(n)11100100TSUX

28、M01OUXMVCCG2来自邻级来自邻级输出输出(n)I/O(n)CLKOECLKOEG1AC1(n)l三态门控制选择多路开关三态门控制选择多路开关TSMUX当当AC0+AC1(n)=AC0&AC1(n)=1,即即AC0=1且且AC1(n)=0时时，选选择择D触触发发器器输输出出；此此时时三三态态门门受受外外部部控控制制信信号号OE的的控控制制，当当OE=1时时,D触发器的输出才会经三态门驱动到触发器的输出才会经三态门驱动到I/O(n)端。端。这这也也是是一一个个二二选选一一开开关关电电路路，它它通通过过控控制制字字AC0和和AC1(n)作用到或非门作用到或非门G2，再由，再由G2输出对输出对

29、OMUX进行选择控制。进行选择控制。当当AC0和和AC1(n)为为其其它它三三种种组组合合时时，选选择择异异或或门门直直接接输输出出到三态门。到三态门。来自来自与阵列与阵列01PTMUXXOR(n)QQDAC0反馈反馈FMUX10 x11x0 x10 x0AC0SynAC1(n)11100100TSUXM01OUXMVCCG2来自邻级来自邻级输出输出(n)I/O(n)CLKOECLKOEG1AC1(n)l输出选择多路开关输出选择多路开关OMUX四个反馈输入来自四个反馈输入来自:D触发器触发器Q端的输出；端的输出；本级的本级的I/O端；端；相邻单元的输出；相邻单元的输出；固定低电平固定低电平(地

30、地)。选择控制由三个结构控制字选择控制由三个结构控制字AC0、AC1(n)和和Syn的组合实现。的组合实现。当当AC0 AC1(n)Syn=11x时，时，FMUX的输出选为本级的的输出选为本级的I/O。当当AC0 AC1(n)Syn=10 x时，时，FMUX的输出为的输出为D触发器的触发器的Q输出。输出。当当AC0 AC1(n)Syn=0 x1时时,FMUX的输出选为相邻单元的输出。的输出选为相邻单元的输出。当当AC0 AC1(n)Syn=0 x0时，时，FMUX的输出为固定低电平。的输出为固定低电平。l反馈选择多路开关反馈选择多路开关FMUX来自来自与阵列与阵列01PTMUXXOR(n)QQ

31、DAC0反馈反馈FMUX10 x11x0 x10 x0AC0SynAC1(n)11100100TSUXM01OUXMVCCG2来自邻级来自邻级输出输出(n)I/O(n)CLKOECLKOEG1AC1(n)GAL的输出逻辑宏单元的输出逻辑宏单元OLMCl1个个8输入或门输入或门l1个异或门个异或门l1个个D触发器触发器l4个多路选择个多路选择开关开关l4个控制字个控制字来自来自与阵列与阵列01PTMUXXOR(n)QQDAC0反馈反馈FMUX10 x11x0 x10 x0AC0SynAC1(n)11100100TSUXM01OUXMVCCG2来自邻级来自邻级输出输出(n)I/O(n)CLKOEC

32、LKOEG1AC1(n)u 六、六、PLD的分类的分类_CPLD/FPGAuCPLDCPLD是在是在PAL和和GAL的基础上发展起来的，同样是基于的基础上发展起来的，同样是基于乘积项的结构，一般采用乘积项的结构，一般采用EEPROM工艺；工艺；早期：早期：CPLD结构结构PAL或或GAL结构结构 再加上一个全局共享的可编程与阵列，把多个宏单元连接起再加上一个全局共享的可编程与阵列，把多个宏单元连接起来，并增加了来，并增加了I/O控制模块的数量和功能。控制模块的数量和功能。在在CPLD中，通常将整个逻辑分为几个区，每个区相当于一个中，通常将整个逻辑分为几个区，每个区相当于一个GAL或几个或几个G

33、AL的组合，再用总线实现各区之间的逻辑互联。的组合，再用总线实现各区之间的逻辑互联。设计输入设计输入转换程序、自动布线、转换程序、自动布线、模拟仿真模拟仿真生成配置生成配置FPGA FPGA具有高密度、高速度、系列化、标准化、小型化、多能具有高密度、高速度、系列化、标准化、小型化、多能和低功能、低成本，并且设计灵活方便、可无限次反复编程，可现和低功能、低成本，并且设计灵活方便、可无限次反复编程，可现场模拟调试验证。场模拟调试验证。使用使用FPGA器件，一般可在几周到几天内完成一个电子系统的器件，一般可在几周到几天内完成一个电子系统的的设计和制作，可缩短研制周期，快速上市并进一步降到成本。的设计

34、和制作，可缩短研制周期，快速上市并进一步降到成本。uFPGAFPGA是在是在CPLD的基础上发展起来的，基于查找表的技的基础上发展起来的，基于查找表的技术，一般采用术，一般采用SRAM工艺；工艺；u 六、六、PLD的分类的分类_CPLD/FPGAu查找表查找表 uLook Up Table 简称简称LUTu目前目前FPGA是四输入的是四输入的LUT，所以每一个，所以每一个 LUT相当一个有地址线的相当一个有地址线的16*1的的RAMu当用户通过原理图或当用户通过原理图或HDL语言描述了一个逻语言描述了一个逻辑电路以后，辑电路以后，PLD 或或 FPGA开发软件会自动开发软件会自动设计所有可能的

35、结果，并把结果先写入设计所有可能的结果，并把结果先写入RAMu每输入一个信号进行逻辑运算，就等于输入每输入一个信号进行逻辑运算，就等于输入一个地址进行查表，找出地址相对应的内容然一个地址进行查表，找出地址相对应的内容然后输出即可。后输出即可。u什么是查找什么是查找呢？呢？u 七、七、FPGA/CPLD的基的基本结构本结构uFPGA芯片与外部电路的接口部分，完成不同芯片与外部电路的接口部分，完成不同电气特性下对输入、输出信号的驱动与电气特性下对输入、输出信号的驱动与匹配要求。匹配要求。I/O口按组分类，每组都可口按组分类，每组都可完成不同的标准。完成不同的标准。基本逻辑单元，每个基本逻辑单元，每

36、个CLB都包含一个可都包含一个可配置的开关矩阵。可实现组合逻辑、时配置的开关矩阵。可实现组合逻辑、时序逻辑、分布式序逻辑、分布式RAM和分布式和分布式ROM。数字时钟管理数字时钟管理 嵌入块嵌入块RAM可被配置成单可被配置成单/双端口双端口RAM、CAM以及以及FIFO等常用存储结等常用存储结构构单片单片RAM的容的容量为量为18KB即即 位宽位宽18B 位深位深1024位宽位深可变位宽位深可变丰富的布线资源丰富的布线资源底层嵌入功能单元底层嵌入功能单元内嵌专用硬核内嵌专用硬核u 七、七、FPGA/CPLD的基的基本结构本结构uCPLD CPLD的基本结构是由一个二维的逻辑块阵列组成的，它是的

37、基本结构是由一个二维的逻辑块阵列组成的，它是构成构成CPLD器件的逻辑组成核心，还有多个器件的逻辑组成核心，还有多个I/O块以及连接逻辑块块以及连接逻辑块的互联资源。的互联资源。u 七、七、FPGA/CPLD的基的基本结构本结构uCPLDuFPGA与与CPLD的结构与的结构与性能对照性能对照u 七、七、Altera的的FPGA/CPLD器器件件_FPGAFLEX10K：IOE、LE、EAB、PIAIOE一个双向缓一个双向缓冲器和一个冲器和一个寄存器用来寄存器用来输入输出数输入输出数据据LE8个逻辑单个逻辑单元组成一个元组成一个逻辑阵列块逻辑阵列块EAB2048位的随位的随机存储器单机存储器单元

38、元PIAEAB之间传之间传输数据输数据u 七、七、Altera的的FPGA/CPLD器器件件_FPGALE单元单元寄存器打包寄存器打包u 七、七、Altera的的FPGA/CPLD器器件件_CPLDMAX7000：LAB扩展乘积项扩展乘积项u 七、七、Altera的的FPGA/CPLD器器件件_CPLD宏宏单单元元邻近的单元邻近的单元借出的乘积借出的乘积项项同一同一LAB内的任内的任意或全部共享意或全部共享第二章第二章 PLD概述概述u八、重点内容八、重点内容uPLD？SPLD基本结构、应用设计。基本结构、应用设计。uFPGA/CPLD工作原理、制造工艺？工作原理、制造工艺？uFPGA、CPLD区别？区别？uFLEX10K系列系列FPGA结构？结构？uMAX7000系列系列CPLD结构？结构？PLD、FPGA、CPLD、ISP、OLMC、CLB、LUT、EAB、LE、PIA、IOE