数字超大规模集成电路设计 (84).pdf

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7.4.3 动态逻辑的速度动态逻辑的速度2223动态逻辑的逻辑努力计算方法：只有下拉逻辑努力，其值等于与具有相同PDN的等效电阻的反相器的输入电容之比。122(b)无足动态反相器(b)无足动态反相器gd=1/3(c)有足动态反相器(c)有足动态反相器gd=2/3动态逻辑的逻辑努力比静态CMOS的逻辑努力小；有足逻辑的逻辑努力比无足逻辑门的逻辑努力大。a17幻灯片 23a17 动态逻辑开关速度快，因为（1）输入电容（Cin）小（作为负载被驱动时，对驱动器的负载电容小）（2）无短路电流Isc,因此由PDN 提供的电流均用来使CL 放电（比伪nMOS快）adm,2013/11/1124速度预充电是同时并行完成的（只需要两级门的延时）；求值过程是逐级完成的。求值速度主要由PDN决定，预充电时间主要由PMOS决定；ClkClkIniPDNInjIni+1Inj+1PDNIni+2PDNInj+2Ini+3PDNInj+325速度求值时间等于各级门求值时间之和。预充（求值）脉冲宽度要大于输出上升（下降)的最长时间。时钟频率上限ClkClkIniPDNInjIni+1Inj+1PDNIni+2PDNInj+2Ini+3PDNInj+326多米诺逻辑设计MpMeVDDPDNClkIn1In2In3Out1ClkMpMeVDDPDNClkIn4ClkOut2关键路径总是0-1翻转H