静态时序分析071927.pdf

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1、先天下之忧而忧，后天下之乐而乐。范仲淹大丈夫处世，不能立功建业，几与草木同腐乎？罗贯中1.1 What is STA?一般来说，要分析或检验一个电路设计的时序方面的特征有两种主要手段：动态时序仿真（Dynamic Timing Simulation）和静态时序分析（Static Timing Analysis）。1.2When to do STA?大丈夫处世，不能立功建业，几与草木同腐乎？罗贯中百学须先立志。朱熹1.3PrimeTime Inputs and Outputs?1.4 Three main steps for STA 将设计打散成路径的集合（design path group p

2、ath）对于集合中的每条路径分别计算路径延时长度 检查所有路径是否满足约束 1.Step 1 Timing Path (Path Group:古之立大事者，不惟有超世之才，亦必有坚忍不拔之志。苏轼先天下之忧而忧，后天下之乐而乐。范仲淹 路径根据末端触发器的时钟不同分为不同的Clock Path Group;不为时钟所约束的路径为default Path Group 对于 Clock Gating Setup/Hold check 的路径为clock_gating_default Path Group)2.Step 2 Cell Delay Calculation 丹青不知老将至，贫贱于我如浮云

3、。杜甫云路鹏程九万里，雪窗萤火二十年。王实甫3.Step 3 Constraints 1)时钟约束 DC 中对路径的时序 slack 进行计算，完全基于对 clock 的约束来模拟真实布线之后的 clock network.所以需要对 clock 的 source_latency、network_latency、clock_uncertainty、transition_time 都进行设置并 set_ideal_network 来禁止 DC 由于 fanout 的问题修改时钟网络。然而 PT 在进行时序分析的时候采用的是布局布线之后的设计，可以从 SDF 文件中读入时钟树信息，可以直接 set

4、_propagated_clock 来计算时钟路径上的 latency.良辰美景奈何天，便赏心乐事谁家院。则为你如花美眷，似水流年。汤显祖云路鹏程九万里，雪窗萤火二十年。王实甫2)Interface Paths 的约束 Set_input_delay 0.60 clock Clk get_ports A Set_output_delay 0.40 clock Clk get_ports M 3)工作条件的约束 诸如 design 的输入信号 transition、输出负载、线载模型、PVT 情况。a.Output load 宠辱不惊，看庭前花开花落；去留无意，望天上云卷云舒。洪应明百学须先立志。朱熹b.Input transition c.PVT cornor in Library setlink_library“*Xvendor_90nm_wccom.db”d.WLM(Wire Load Models)WLM 根据 net fanout 的不同为每个 net 计算一个寄生参数电阻和一个寄生电容。设计者可以根据设计的大小从库中挑选合适的线载模型。不同的线载模型影响到路径中 cell 延时的计算。