吉林大学专用集成电路设计.ppt

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1、吉林大学专用集成电路设计 Still waters run deep.流静水深流静水深,人静心深人静心深 Where there is life,there is hope。有生命必有希望。有生命必有希望参考教材参考教材1 1、专用集成电路、专用集成电路、专用集成电路、专用集成电路【美】【美】Michealjohnsebastiansmith著著虞惠华虞惠华汤庭鳌等译，电子工业出版社汤庭鳌等译，电子工业出版社国外电子与通信教材系列国外电子与通信教材系列2、VerilogHDL程序设计教程程序设计教程王金明编著，人民邮电出版社王金明编著，人民邮电出版社3、VerilogHDL高级数字设计高级数字

2、设计美美MichaelD.Ciletti著著4、VerilogHDL数字系统设计教程数字系统设计教程夏宇闻夏宇闻编著，北京航空航天大学出版社编著，北京航空航天大学出版社HDL语言与语言与ASIC原理原理课程简介：课程简介：HDL语语言言与与ASIC原原理理课课程程从从浅浅到到深深全全面面地地介介绍绍专专用用集集成成电电路路的的设设计计方方法法和和过过程程。由由于于本本课课程程的的课课时时有有限限，因因此此，对对于于多多个个教教材材的的内内容容进进行行选选择择和和取取舍舍，根根据据专专业业方方向向和和学学时时限限制制，选选择择了了参参考考教教材材中中部部分分章章节节内内容容组组成成了了HDLHD

3、L语语言言与与ASICASIC原原理理作作为为本本课课程程的的教教学学内内容。容。希希望望通通过过本本课课程程的的学学习习，使使微微电电子子专专业业的的同同学学对对ASIC的的设设计计方方法法有有一一个个基基本本的的认认识识，为今后从事与该方向相关的工作打下一个基础。为今后从事与该方向相关的工作打下一个基础。HDLHDL语言与语言与语言与语言与ASICASIC原理原理原理原理课程主要内容：课程主要内容：第一部分第一部分绪论绪论第二部分第二部分VerilogHDL语言语言第三部分第三部分ASIC库设计库设计第四部分第四部分实践篇实践篇HDLHDL语言与语言与语言与语言与ASICASIC原理原理原

4、理原理第一部分第一部分绪论绪论1.1概述概述 专专用用集集成成电电路路ASICASIC（Application Application Specific Specific Integrated Integrated CircuitsCircuits）技技术术是是在在集集成成电电路路发发展展的的基基础础 上上，结结 合合 电电 路路 和和 系系 统统 的的 设设 计计 方方 法法，利利 用用ICCAD/EDA/ESDAICCAD/EDA/ESDA等等计计算算机机辅辅助助技技术术和和设设计计工工具具，发发展展而而来来的的一一种种把把实实用用用用电电路路或或电电路路系系统统集集成成化化的的设设计计方

5、方法。法。定定义义：将将某某种种特特定定应应用用电电路路或或电电路路系系统统用用集集成成电电路路的的设设计计方方法法制制造造到到一一片片半半导导体体芯芯片片上上的的技技术术称称为为ASICASIC技术。技术。特特特特点点点点：体体体体积积积积小小小小，成成成成本本本本低低低低，性性性性能能能能优优优优，可可可可靠靠靠靠性性性性高高高高，保保保保密性强，产品综合性能和竞争力好。密性强，产品综合性能和竞争力好。密性强，产品综合性能和竞争力好。密性强，产品综合性能和竞争力好。1.1.1集成电路的发展历程集成电路的发展历程 19471947年年1212月月BellBell实实验验室室肖肖克克莱莱、巴巴

6、丁丁、布布拉拉顿顿发发明明了了第第一一只只点点接接触触金金锗锗晶晶体体管管，19501950年年肖肖克克莱莱、斯斯帕帕克克斯斯、迪迪尔尔发发明明单单晶晶锗锗NPNNPN结型晶体管。结型晶体管。19521952年年5 5月月英英国国皇皇家家研研究究所所的的达达默默提提出出集成电路的设想。集成电路的设想。19581958年年德德克克萨萨斯斯仪仪器器公公司司基基尔尔比比为为首首的的小小组组研研制制出出第第一一块块由由1212个个器器件件组组成成的的相相移移振荡和触发器集成电路。振荡和触发器集成电路。这这就就是是世世界界上上最最早早的的集集成成电电路路，也也就就是是现代集成电路的雏形或先驱。现代集成电

7、路的雏形或先驱。集集成成电电路路的的发发展展除除了了物物理理原原理理外外还还得得益益于于许许多多新新工艺的发明：工艺的发明：50 50年美国人奥尔和肖克莱发明的年美国人奥尔和肖克莱发明的离子注入工艺；离子注入工艺；离子注入工艺；离子注入工艺；56 56年美国人富勒发明的年美国人富勒发明的扩散工艺；扩散工艺；扩散工艺；扩散工艺；60 60年卢尔和克里斯坦森发明的年卢尔和克里斯坦森发明的外延生长工艺；外延生长工艺；外延生长工艺；外延生长工艺；60 60 60 60年年年年kangkangkangkang和和和和AtallaAtallaAtallaAtalla研制出第一个硅研制出第一个硅研制出第一个

8、硅研制出第一个硅MOSMOSMOSMOS管；管；管；管；7070年年斯斯皮皮勒勒和和卡卡斯斯特特兰兰尼尼发发明明的的光光光光刻刻刻刻工工工工艺艺艺艺等等等等，使使晶晶体体管管从从点点接接触触结结构构向向平平面面结结构构过过渡渡并并给给集集成成电电路路工工艺艺提提供供了了基基本本的的技技术术支支持持。因因此此，从从从从70707070年年年年代代代代开开开开始始始始，第一代集成电路才开始发展并迅速成熟。第一代集成电路才开始发展并迅速成熟。第一代集成电路才开始发展并迅速成熟。第一代集成电路才开始发展并迅速成熟。此此后后4040多多年年来来，ICIC经经历历了了从从SSI(Small SSI(Sma

9、ll Scale Scale ntegreted)-MSI-LSI-VLSI-ULSIntegreted)-MSI-LSI-VLSI-ULSI的的发发展展历历程程。现现在在的的ICIC工工艺艺已已经经接接近近半半导导体体器器件件的的极极限限工工艺艺。以以CMOSCMOS数数字字ICIC为例，在不同发展阶段的特征参数见表为例，在不同发展阶段的特征参数见表1 11 1。表表1-1 1-1 集成电路不同发展阶段的特征参数主要特征集成电路不同发展阶段的特征参数主要特征主要特征主要特征SSISSIMSIMSILSILSIVLSIVLSIULSIULSIGSLGSL元件数元件数/片片10 10 109 9

10、特征线宽特征线宽mm5-105-103-53-51-31-3 11201201001004040151510-1510-15结深结深 mm1.2-20.5-1.2 0.2-0.5 0.1-0.2硅片直径硅片直径inchinch 2 22-32-3 4-54-56 68 812121.1.2集成电路的分类集成电路的分类 可可以以按按器器件件结结构构类类型型、集集成成电电路路规规模模、使使用用基片材料、电路功能以及应用领域等方法划分。基片材料、电路功能以及应用领域等方法划分。双极型双极型 TTL TTLECL NMOS NMOS 单片单片IC MOSIC MOS型型 PMOS PMOS CMOS

11、CMOS BiMOS BiMOS按按结结构构分分类类 BiMOSBiCMOSBiCMOS 混合混合IC IC 厚膜混合厚膜混合ICIC 薄膜混合薄膜混合IC IC 按规模分类按规模分类 SSI/MSI/LSI/VLSI/ULSI/GSI SSI/MSI/LSI/VLSI/ULSI/GSI 组合逻辑电路组合逻辑电路 数字电路数字电路 时序逻辑电路时序逻辑电路 按功能分类按功能分类 模拟电路模拟电路线性电路线性电路 非线性电路非线性电路 数模混合电路数模混合电路1.1.3ASIC的设计手段的设计手段 设计手段的演变过程设计手段的演变过程 ICIC的的设设计计方方法法和和手手段段经经历历了了几几十十

12、年年的的发发展展演演变变，从从最最初初的的全全手手工工设设计计发发展展到到现现在在先先进进的的可可以以全全自自动动实实现现的的过过程程。这这也也是是近近几几十十年年来来科科学学技技术术，尤尤其其是是电电子子信信息息技技术术发发展展的的结结果果。从从设设计计手手段段演演变变的的过过程程划划分分，设设计计手手段段经经历历了了手手工工设设计计、计计算算机机辅辅助助设设计计（ICCADICCAD）、电电子子设设计计自自动动化化EDAEDA、电电子子系系统统设设计计自自动动化化ESDAESDA以以及及用用户户现现场场可可编程器阶段。编程器阶段。1原始手工设计：原始手工设计：设设计计过过程程全全部部由由手

13、手工工操操作作，从从设设计计原原理理图图，硬硬件件电电路路模模拟拟，到到每每个个元元器器件件单单元元的的集集成成电电路路版版图图设设计计，布布局局布布线线直直到到最最后后得得到一套集成电路掩膜版，全部由人工完成。到一套集成电路掩膜版，全部由人工完成。设设计计流流程程为为：设设计计原原理理图图，硬硬件件电电路路，电电路路模模拟拟，元元器器件件版版图图设设计计，版版图图布布局局布布线线，（分分层层剥剥离离，刻刻红红膜膜，初初缩缩精精缩缩，分分步步重重复）制版，流片，成品。复）制版，流片，成品。2 2计算机辅助设计计算机辅助设计：从从7070年年代代初初开开始始，起起初初仅仅仅仅能能够够用用个个人人

14、计计算算机机辅辅助助输输入入原原理理图图，接接着着出出现现SPICESPICE电电路路模模拟拟软软件件，逐逐渐渐开开始始ICCADICCAD的的发发展展，后后来来越越来来越越多多的的计计算算机机辅辅助助设设计计软软件件，越越来来越越强强的的计计算算机机辅辅助助设设计计功功能能，不不但但提提供供了了先先进进的的设设计计方方法法和和手手段段，更更推推动动ICCADICCAD技技术术向向自自动动化化设设计计发发展展。初初期期的的ICCADICCAD功功能能较较少少，只只能能对对某某些些功功能能进进行行辅辅助助设设计计，现现在在利利用用计计算算机机辅辅助助设设计计可可以以实实现现的的功功能能大大致致包

15、包括括：电电路路或或系系统统设设计计，逻逻辑辑设设计计，逻逻辑辑、时时序序、电电路路模模拟拟，版版图图设设计计，版版图图编编辑辑，反反向向提提取取，规规则则检检查查等等等等。3 3用计算机辅助工程用计算机辅助工程CAECAE的电子设计自动化的电子设计自动化EDAEDA：CAECAE配配备备了了成成套套ICIC设设计计软软件件，为为ICIC设设计计提提供供了了完完备备、统统一一、高高效效的的工工作作平平台台。使使利利用用EDAEDA设设计计LSILSI和和VLSIVLSI成成为为可可能能。ICCADICCAD和和EDAEDA以以及及半半导导体体集集成成电电路路技技术的发展使术的发展使ICIC设计

16、发生两个质的飞跃：设计发生两个质的飞跃：（1 1）版版图图设设计计方方面面：除除了了传传统统的的人人机机交交互互式式方方法法对对全全定定制制版版图图进进行行编编辑辑、绘绘图图外外，定定制制，半半定定制制设设计思想的确立使自动半自动布局成为可能。计思想的确立使自动半自动布局成为可能。（2 2）逻逻辑辑设设计计方方面面：逻逻辑辑综综合合软软件件的的开开发发，使使系系统统设设计计者者只只要要用用硬硬件件描描述述语语言言（如如VHDLVHDL语语言言）给给出出系系统统行行为为级级的的功功能能描描述述，就就可可以以由由计计算算机机逻逻辑辑综综合合软软件件处处理理，得得到到逻逻辑辑电电路路图图或或网网表表

17、，优优化化了了逻逻辑辑设设计结果。计结果。EDA EDA设计流程：设计流程：系统设计，功能模拟，逻辑综合，系统设计，功能模拟，逻辑综合，时序模拟，版图综合，后模拟时序模拟，版图综合，后模拟。4 4电子系统设计自动化电子系统设计自动化ESDAESDA ESDAESDA的的目目的的是是为为设设计计人人员员提提供供进进行行系系统统级级设设计计的的分分析析手手段段，进进而而完完成成系系统统级级自自动动化化设设计计，最最终终实实现现SOCSOC芯芯片片系系统统。但但ESDAESDA仍仍处处于于发发展展和和完完善善阶阶段段，尚尚需需解解决决建建立立系系统统级级仿仿真真库库和和实实现现不同仿真工具的协同模拟

18、。不同仿真工具的协同模拟。利利用用ESDAESDA工工具具完完成成功功能能分分析析后后，再再用用行行为为级级综综合合工工具具将将其其自自动动转转化化成成可可综综合合的的寄寄存存器器级级RTLRTL的的HDLHDL描描述述，最最后后就就可可以以由由EDAEDA工工具具实实现现最最终的芯片设计。终的芯片设计。ESDAESDA的的流流程程：系系统统设设计计，行行为为级级模模拟拟，功功能能模模拟拟，逻逻辑辑综综合合，时时序序模模拟拟，版版图图综综合合，后后模拟。模拟。然后由生产厂家制版，流片，成品。然后由生产厂家制版，流片，成品。5 5可编程器件的可编程器件的ASICASIC设计设计 可可编编程程AS

19、ICASIC是是专专用用集集成成电电路路发发展展的的另另一一个个有有特特色色的的分分支支，它它主主要要利利用用可可编编程程的的集集成成电电路路如如PROM,GAL,PLD,CPLD,FPGAPROM,GAL,PLD,CPLD,FPGA等等可可编编程程电电路路或或逻逻辑辑阵阵列列编编程程，得得到到ASICASIC。其其主主要要特特点点是是直直接接提提供供软软件件设设计计编编程程，完完成成ASICASIC电电路路功功能能，不不需需要要再通过集成电路工艺线加工。再通过集成电路工艺线加工。可可编编程程器器件件的的ASICASIC设设计计种种类类较较多多，可可以以适适应应不不同同的的需需求求。其其中中的

20、的PLDPLD和和FPGAFPGA是是用用得得比比较较普普遍遍得得可可编编程程器器件件。适适合合于于短短开开发发周周期期，有有一一定定复复杂杂性性和和电电路路规规模模的的数数字字电电路路设设计计。尤尤其其适适合合于于从从事事电电子子系系统统设设计计的的工工程程人人员员利利用用EDAEDA工工具具进进行行ASICASIC设计。设计。1.2 ASIC1.2 ASIC设计方法设计方法：集集成成电电路路制制作作在在只只有有几几百百微微米米厚厚的的原原形形硅硅片片上上，每每个个硅硅片片可可以以容容纳纳数数百百甚甚至至成成千千上上万万个个管管芯芯。集集成成电电路路中中的的晶晶体体管管和和连连线线视视其其复

21、复杂杂程程度度可可以以由由许许多多层层构构成成，目目前前最最复复杂杂的的工工艺艺大大约约由由6层层位位于于硅硅片片内内部部的的扩扩散散层层或或离离子子注入层，以及注入层，以及6层位于硅片表面的连线层组成。层位于硅片表面的连线层组成。就就设设计计方方法法而而言言，设设计计集集成成电电路路的的方方法法可可以以分分为为全全定定制制、半半定定制制和和可可编编程程IC设设计计三三种方式。种方式。1.2.11.2.1全定制设计简述全定制设计简述 全全定定制制ASICASIC是是利利用用集集成成电电路路的的最最基基本本设设计计方方法法（不不使使用用现现有有库库单单元元），对对集集成成电电路路中中所所有有的的

22、元元器器件件进进行行精精工工细细作作的的设设计计方方法法。全全定定制制设设计计可可以以实实现现最最小小面面积积，最最佳佳布布线线布布局局、最最优优功功耗耗速速度度积积，得得到到最最好好的的电电特特性性。该该方方法法尤尤其其适适宜宜于于模模拟拟电电路路，数数模模混混合合电电路路以以及及对对速速度度、功功耗耗、管管芯芯面面积积、其其它它器器件件特特性性（如如线线性性度度、对对称称性性、电电流流容容量量、耐耐压压等等）有有特特殊殊要要求求的的场场合；或者在没有现成元件库的场合。合；或者在没有现成元件库的场合。特特点点：精精工工细细作作，设设计计要要求求高高、周周期期长长，设设计计成成本本昂贵。昂贵。

23、由由于于单单元元库库和和功功能能模模块块电电路路越越加加成成熟熟，全全定定制制设设计计的的方方法法渐渐渐渐被被半半定定制制方方法法所所取取代代。在在现现在在的的ICIC设设计计中，整个电路均采用全定制设计的现象越来越少。中，整个电路均采用全定制设计的现象越来越少。全定制设计要求：全定制设计要求：全定制设计要考虑工艺条件，根据电路的复杂全定制设计要考虑工艺条件，根据电路的复杂和难度决定器件工艺类型、布线层数、材料参数、和难度决定器件工艺类型、布线层数、材料参数、工艺方法、极限参数、成品率等因素。工艺方法、极限参数、成品率等因素。需要经验和技巧，掌握各种设计规则和方法需要经验和技巧，掌握各种设计规

24、则和方法,一般由专业微电子一般由专业微电子IC设计人员完成；设计人员完成；常规设计可以借鉴以往的设计，部分器件需常规设计可以借鉴以往的设计，部分器件需要根据电特性单独设计；要根据电特性单独设计；布局、布线、排版组合等均需要反覆斟酌调布局、布线、排版组合等均需要反覆斟酌调整，按最佳尺寸、最合理布局、最短连线、最便捷整，按最佳尺寸、最合理布局、最短连线、最便捷引脚等设计原则设计版图。引脚等设计原则设计版图。版图设计与工艺相关，要充分了解工艺规范，版图设计与工艺相关，要充分了解工艺规范，根据工艺参数和工艺要求合理设计版图和工艺。根据工艺参数和工艺要求合理设计版图和工艺。1.2.2.1.2.2.半定制

25、设计方法简述半定制设计方法简述 半半定定制制设设计计方方法法又又分分成成基基于于标标准准单单元元的的设设计计方方法法和基于门阵列的设计方法。和基于门阵列的设计方法。基基基基于于于于标标标标准准准准单单单单元元元元的的的的设设设设计计计计方方方方法法法法是是：将将预预先先设设计计好好的的称称为为标标准准单单元元的的逻逻辑辑单单元元，如如与与门门，或或门门，多多路路开开关关，触触发发器器等等，按按照照某某种种特特定定的的规规则则排排列列，与与预预先先设设计计好好的的大大型型单单元元一一起起组组成成ASICASIC。基基于于标标准准单单元元的的ASICASIC又又称称为为CBIC(Cell base

26、d IC)CBIC(Cell based IC)。基基基基于于于于门门门门阵阵阵阵列列列列的的的的设设设设计计计计方方方方法法法法是是在在预预先先制制定定的的具具有有晶晶体体管管阵阵列列的的基基片片或或母母片片上上通通过过掩掩膜膜互互连连的的方方法法完完成成专专用用集成电路设计。集成电路设计。半半定定制制主主要要适适合合于于开开发发周周期期短短，低低开开发发成成本本、投投资、风险小的小批量数字电路设计。资、风险小的小批量数字电路设计。1.2.3基于标准单元的设计方法基于标准单元的设计方法 该该方方法法采采用用预预先先设设计计好好的的称称为为标标准准单单元元的的逻逻辑辑单单元元，如如门门电电路路

27、、多多路路开开关关、触触发发器器、时时钟钟发发生生器器等等，将将它它们们按按照照某某种种特特定定的的规规则则排排列列成成阵阵列列，做做成成半半导导体体门门阵阵列列母母片片或或基基片片，然然后后根根据据电电路路功功能能和和要要求求用用掩掩膜膜版版将将所所需需的的逻辑单元连接成所需的专用集成电路。逻辑单元连接成所需的专用集成电路。单元库中所有的标准单元均单元库中所有的标准单元均采用定制方采用定制方法预先设计，法预先设计，如同搭积木或砌墙一样拼接起如同搭积木或砌墙一样拼接起来，通常来，通常按照等高不等宽的原则排列，留出按照等高不等宽的原则排列，留出宽度可调的布线通道。宽度可调的布线通道。CBICCB

28、IC的主要优、缺点的主要优、缺点：用用预预先先设设计计、预预先先测测试试、预预定定特特性性的的标标准准单单元元库，省时、省钱、少风险地完成库，省时、省钱、少风险地完成ASICASIC设计任务。设计任务。设设计计人人员员只只需需确确定定标标准准单单元元的的布布局局以以及及CBICCBIC中中的互连。的互连。标准单元可以置放于芯片的任何位置。标准单元可以置放于芯片的任何位置。所有掩膜层是定制的；所有掩膜层是定制的；可内嵌定制的功能单元；可内嵌定制的功能单元；制造周期较短，开发成本不是太高。制造周期较短，开发成本不是太高。需要花钱购买或自己设计标准单元库；需要花钱购买或自己设计标准单元库；要花较多的

29、时间进行掩膜层的互连设计。要花较多的时间进行掩膜层的互连设计。具具有有一一个个标标准准单单元元区区与与4 4个个固固定定功功能能块块的的基基于于单单元的元的ASICASIC示意图见图示意图见图1.21.2。CBIC的设计和版图规则：的设计和版图规则：版心面积较小，无冗余元件，但建库工作量大，版心面积较小，无冗余元件，但建库工作量大，所有掩膜层需定制，晶体管和互连由定制方法连接；所有掩膜层需定制，晶体管和互连由定制方法连接；可以内嵌定制的功能块；制造周期较短。可以内嵌定制的功能块；制造周期较短。标准单元的版图结构见图标准单元的版图结构见图1.31.3，两层金属的布局，两层金属的布局及布线见图及布

30、线见图1.41.4。图图1.3 1.3 标准单元的版图结构标准单元的版图结构单元按等高不等宽的方式排列成行，行间留出布线通道，金单元按等高不等宽的方式排列成行，行间留出布线通道，金属属1和金属和金属2采取互相垂直运行。上方和下方的最底层金属分采取互相垂直运行。上方和下方的最底层金属分别为别为VDD和和GAN(VSS)。在。在n阱区内进行阱区内进行P扩散形成扩散形成P沟沟MOS器件，在器件，在P阱区阱区N扩散形成扩散形成N沟沟MOS器件。器件。MOS器件的源漏之器件的源漏之间采用金属栅或者多晶栅。源、漏（栅）开引线孔，经金属间采用金属栅或者多晶栅。源、漏（栅）开引线孔，经金属线互连构成电路。各单

31、元与其它单元之间通过中心连接点的线互连构成电路。各单元与其它单元之间通过中心连接点的引线孔连接。在采用多层金属的结构中，金属层之间的连接引线孔连接。在采用多层金属的结构中，金属层之间的连接也是通过特定的过孔实现。也是通过特定的过孔实现。1.2.4基于门阵列的基于门阵列的ASIC 门门门门阵阵阵阵列列列列是是是是将将将将晶晶晶晶体体体体管管管管作作作作为为为为最最最最小小小小单单单单元元元元重重重重复复复复排排排排列列列列组组组组成成成成基基基基本本本本阵阵阵阵列列列列，做做做做成成成成半半半半导导导导体体体体门门门门阵阵阵阵列列列列母母母母片片片片或或或或基基基基片片片片，然然然然后后后后根根

32、根根据据据据电电电电路路路路功功功功能能能能和和和和要要要要求求求求用用用用掩掩掩掩膜膜膜膜版版版版将将将将所所所所需需需需的的的的逻逻逻逻辑辑辑辑单单单单元元元元连连连连接接接接成成成成所所所所需需需需的的的的专专专专用用用用集集集集成成成成电电电电路路路路。用用门门阵阵列列设设计计的的ASICASIC中中，只只有有上上面面几几层层用用作作晶晶体体管管互互连连的的金金属属层层由由设设计计人人员员用用全全定定制制掩掩膜膜方方法法确确定定，这这类类门门阵阵列列称称为为掩掩膜膜式式门门阵列阵列MGAMGA（masked gate arraymasked gate array）。）。门门阵阵列列中中

33、的的逻逻辑辑单单元元称称为为宏宏单单元元，其其中中每每个个逻逻辑辑单单元元的的基基本本单单元元版版图图相相同同，只只有有单单元元内内以以及及单单元元之之间间的的互互连连是是定定制制的的。客客户户设设计计人人员员可可以以从从门门阵阵列列单单元元库库中中选选择择预预先先设设计计和和预预定定特特性性逻逻辑辑单单元元或或宏宏单单元元，进进行行定定制制的的互互连连设设计计。门门阵阵列列主主要要适适合合于于开开发发周期短，低开发成本的小批量数字电路设计。周期短，低开发成本的小批量数字电路设计。MGA门阵列可以分为：门阵列可以分为：通通道道式式门门阵阵列列基基本本单单元元行行与与行行之之间间留留有固定的布线

34、通道，只有互连是定制的。有固定的布线通道，只有互连是定制的。无无通通道道门门阵阵列列（门门海海）无无预预留留的的布布线线区区，在门阵列掩膜层上面布线。在门阵列掩膜层上面布线。结结构构式式门门阵阵列列结结合合CBIC和和MGA的的特特点点，除除了了基基本本单单元元阵阵列列外外，还还有有内内嵌嵌的的定定制制功功能能模模块块。芯片效率高，价格较低，设计周期短。芯片效率高，价格较低，设计周期短。由由于于MGA的的门门阵阵基基本本单单元元是是固固定定的的，不不便便于于实实现现存存储储器器之之类类的的电电路路。在在内内嵌嵌式式门门阵阵列列中中，留留出出一一些些IC区区域域专专门门用用于于实实现现特特殊殊功

35、功能能。利利用用该该内内嵌嵌区域可以设计存储器模块或其它功能电路模块。区域可以设计存储器模块或其它功能电路模块。1.2.5.可编程可编程ASIC 可可编编程程逻逻辑辑器器件件（PLDPLD，programable programable logic logic devicedevice）是是一一类类标标准准的的通通用用ICIC，对对这这类类器器件件编编程程也也可以实现可以实现ASICASIC功能。功能。可编程逻辑器件的特点是：可编程逻辑器件的特点是：无定制掩膜层或逻辑单元；无定制掩膜层或逻辑单元；设计周期短；设计周期短；单独的大块可编程互连；单独的大块可编程互连；由由可可编编程程阵阵列列逻逻辑

36、辑，触触发发器器或或锁锁存存器器组组成逻辑宏单元矩阵。成逻辑宏单元矩阵。适适合合于于短短开开发发周周期期，有有一一定定复复杂杂性性和和电电路路规规模模的的数数字字电电路路设设计计。尤尤其其适适合合于于从从事事电电子子系系统统设设计计的的工工程人员利用程人员利用EDAEDA工具进行工具进行ASICASIC设计。设计。常用可编程器件类型：常用可编程器件类型：各各类类可可编编程程只只读读存存储储器器PROMPROM（programable programable read-read-only memoryonly memory）；通用阵列逻辑通用阵列逻辑GALGAL（generic array lo

37、gicgeneric array logic）可可编编程程逻逻辑辑阵阵列列PLAPLA（programable programable logic logic arrayarray）,由固定由固定“或或”阵列和可编程阵列和可编程“与与”阵列组成，熔丝型。阵列组成，熔丝型。可可 编编 程程 阵阵 列列 逻逻 辑辑 PAL PAL（programable programable array array logiclogic）,由由固固定定“与与”阵阵列列和和可可编编程程“或或”阵阵列列组组成成，有熔丝型和可擦写。有熔丝型和可擦写。可可编编程程逻逻辑辑器器件件PLDPLD（programable p

38、rogramable logic logic devicedevice）和和复复杂杂的的可可编编程程逻逻辑辑器器件件CPLDCPLD。适适合合于于短短开开发发周周期期，有有一一定定复复杂杂性性和和电电路路规规模模的的数数字字电电路路设设计计。尤尤其其适适合合于于从从事电子系统设计的工程人员利用事电子系统设计的工程人员利用EDAEDA工具进行工具进行ASICASIC设计。设计。1.2.6现场可编程门阵列现场可编程门阵列FPGA FPGAFPGA比比PLDPLD更更大大、更更复复杂杂，并并具具有有现现场场可可编编程程特性。其基本特点：特性。其基本特点：无定制掩膜层；无定制掩膜层；基本逻辑单元和互连

39、采用编程的方法实现；基本逻辑单元和互连采用编程的方法实现；核核心心电电路路是是规规则则的的可可编编程程基基本本逻逻辑辑单单元元阵阵列列，可以实现组合逻辑和时序逻辑；可以实现组合逻辑和时序逻辑；基本逻辑单元被可编程互连矩阵包围；基本逻辑单元被可编程互连矩阵包围；可编程可编程I/OI/O单元围绕着核心电路；单元围绕着核心电路；设计的设计的ASIC一般都有冗余问题一般都有冗余问题；设计周期很短设计周期很短，但，但单片电路价格较高。单片电路价格较高。FPGA具有不同容量的系列产品，容量有万门具有不同容量的系列产品，容量有万门级、十万门级、百万门级等多种。级、十万门级、百万门级等多种。1.3设计流程图例

40、设计流程图例ASIC设计流程是指从电路输入到完成版图设计设计流程是指从电路输入到完成版图设计直到完成后仿真的整个过程：直到完成后仿真的整个过程：1.设计输入设计输入采用硬件描述语言（采用硬件描述语言（HDL）或电路）或电路图的输入方式输入电路原理图；图的输入方式输入电路原理图；2.逻辑综合逻辑综合采用采用HDL和逻辑综合工具产生网表，和逻辑综合工具产生网表，说明各逻辑单元的连接关系。说明各逻辑单元的连接关系。3.系统划分系统划分将大系统划分成若干个将大系统划分成若干个ASIC模块。模块。4.布图前仿真布图前仿真检查设计功能是否正确。检查设计功能是否正确。5.布图规则布图规则在芯片上排列网表的模

41、块。在芯片上排列网表的模块。6.布局布局决定模块中单元的位置。决定模块中单元的位置。7.布线布线单元与模块之间连线。单元与模块之间连线。8.提取提取确定互连的电阻和电容。确定互连的电阻和电容。9.布图后仿真布图后仿真检查加上互连线负载后的电路设检查加上互连线负载后的电路设计效果。计效果。1.4ASIC成本评述成本评述 ICIC设计需要根据电路功能和性能要求，设计需要根据电路功能和性能要求，选择电路形式、器件结构、工艺方案和设计规选择电路形式、器件结构、工艺方案和设计规则，尽量减小芯片面积、降低设计成本、缩短则，尽量减小芯片面积、降低设计成本、缩短设计周期，最终设计出正确、合理的掩膜版图，设计周

42、期，最终设计出正确、合理的掩膜版图，通过制版和工艺流片得到所需的集成电路。通过制版和工艺流片得到所需的集成电路。从经济学的角度看，从经济学的角度看，ASICASIC的设计要求是的设计要求是在尽可能短的设计周期内，以最低的设计成本在尽可能短的设计周期内，以最低的设计成本获得成功的获得成功的ASICASIC产品。产品。但是，由于但是，由于ASICASIC的设计方法不同，其设的设计方法不同，其设计成本也不同。计成本也不同。全定制设计周期最长，设计成本贵，全定制设计周期最长，设计成本贵，设计费用最高，适合于批量很大或者对产设计费用最高，适合于批量很大或者对产品成本不计较的场合。品成本不计较的场合。半定

43、制的设计成本低于全定制，但高半定制的设计成本低于全定制，但高于可编程于可编程ASICASIC，适合于有较大批量的，适合于有较大批量的ASICASIC设计。设计。用用FPGAFPGA设计设计ASICASIC的设计成本最低，但的设计成本最低，但芯片价格最高，适合于小批量芯片价格最高，适合于小批量ASICASIC产品。产品。现在的大部分现在的大部分ASICASIC设计都是以半定制设计都是以半定制和和FPGAFPGA形式完成的，所以我们仅就具有可形式完成的，所以我们仅就具有可比性的比性的FPGAFPGA、MGAMGA和和CBICCBIC的设计成本进行的设计成本进行比较、分析。比较、分析。1.4.1AS

44、IC工艺成本比较工艺成本比较半定制和半定制和FPGA可编程可编程ASIC设计的元件成设计的元件成本比较：本比较：CBIC元件成本元件成本MGA大于大于=大于等于大于等于=小于等于小于等于=等于等于!=!=不等于不等于取反取反1.4.VerilogHDL目前的应用情况目前的应用情况几年以来，几年以来，EDA界一直对在数字逻辑设计中界一直对在数字逻辑设计中究竟采用哪一种硬件描述语言争论不休，目前究竟采用哪一种硬件描述语言争论不休，目前的情况是两者不相上下。的情况是两者不相上下。VerilogHDL是专门为复杂数字逻辑电路和系是专门为复杂数字逻辑电路和系统的设计仿真而开发的，本身就非常适合复杂统的设

45、计仿真而开发的，本身就非常适合复杂数字逻辑电路和系统的仿真和综合。数字逻辑电路和系统的仿真和综合。另外目前另外目前VerilogHDL-A标准还支持模拟电路标准还支持模拟电路的描述。的描述。因此在混合信号的电路系统的设计中，它必因此在混合信号的电路系统的设计中，它必将会有更广泛的应用。将会有更广泛的应用。特大型（几百万门级以上）的系统级特大型（几百万门级以上）的系统级(System)设计设计,则则VHDL更为适合。更为适合。1.5采用采用VerilogHDL设计复杂数字电路的优点设计复杂数字电路的优点传统的设计方法：传统的设计方法：-查用器件手册；查用器件手册；查用器件手册；查用器件手册；-选

46、用合适的微处理器和电路芯片；选用合适的微处理器和电路芯片；选用合适的微处理器和电路芯片；选用合适的微处理器和电路芯片；-设计面包板和线路板；设计面包板和线路板；设计面包板和线路板；设计面包板和线路板；-调试；调试；调试；调试；-定型；定型；定型；定型；-设计复杂的系统（几十万门以上）极其困难。设计复杂的系统（几十万门以上）极其困难。设计复杂的系统（几十万门以上）极其困难。设计复杂的系统（几十万门以上）极其困难。现代的设计方法：现代的设计方法：-选用合适的选用合适的选用合适的选用合适的EDAEDA仿真仿真仿真仿真工具；工具；工具；工具；-选用合适电路图输入和选用合适电路图输入和选用合适电路图输入

47、和选用合适电路图输入和HDLHDL编辑工具；编辑工具；编辑工具；编辑工具；-逐个编写可综合逐个编写可综合逐个编写可综合逐个编写可综合HDLHDL模块；模块；模块；模块；-逐个编写逐个编写逐个编写逐个编写HDLHDL测试模块；测试模块；测试模块；测试模块；-逐个做逐个做逐个做逐个做VerilogHDLVerilogHDL电路逻辑访真；电路逻辑访真；电路逻辑访真；电路逻辑访真；-编写编写编写编写VerilogHDLVerilogHDL总测试模块；总测试模块；总测试模块；总测试模块；-做系统电路逻辑总仿真；做系统电路逻辑总仿真；做系统电路逻辑总仿真；做系统电路逻辑总仿真；1.5采用采用Verilog

48、 HDL设计复杂数字电路的优点设计复杂数字电路的优点现代的设计方法（续前）：现代的设计方法（续前）：-选用合适的基本逻辑元件库和宏库选用合适的基本逻辑元件库和宏库选用合适的基本逻辑元件库和宏库选用合适的基本逻辑元件库和宏库-租用或购买必要的租用或购买必要的租用或购买必要的租用或购买必要的IPIP核；核；核；核；-选用合适的综合器；选用合适的综合器；选用合适的综合器；选用合适的综合器；-进行综合得到门级电路结构；进行综合得到门级电路结构；进行综合得到门级电路结构；进行综合得到门级电路结构；-布局布线，得到时延文件；布局布线，得到时延文件；布局布线，得到时延文件；布局布线，得到时延文件；-后仿真；

49、后仿真；后仿真；后仿真；-定型，定型，定型，定型，FPGAFPGA编码或编码或编码或编码或ASICASIC投片投片投片投片1.5采用采用Verilog HDL设计复杂数字电路的优点设计复杂数字电路的优点1.6采用硬件描述语言采用硬件描述语言(Verilog HDL)的设计的设计流程简介流程简介-Top-Down Top-Down 设计思想设计思想 系系 统统 级级 设设 计计模模 块块 模模 块块 模模 块块 模模 块块 模模 块块模模 块块 模模 块块 C C 模模 块块 模模 块块 模模 块块自顶向下自顶向下Top-down的设计流程的设计流程CPUALURAMSTATEIRACCUMPC

50、CPUCPUALUPCACCUMSTATEIRRAM1整个设计的行为化建模和整个设计的行为化建模和功能正确性仿真功能正确性仿真2设计分至主要的部分且每个设计分至主要的部分且每个部分按部分按RTL行为级建模行为级建模*仿真每个部分仿真每个部分*对整个设计重仿真对整个设计重仿真3按库元件生成每个部分的按库元件生成每个部分的结构化模型结构化模型*每个主要部分重仿真每个主要部分重仿真*对整个设计重仿真对整个设计重仿真自底向上自底向上Bottom-up的设计流程的设计流程CPUALURAMSTATEIRACCUMPC32-bitAdderaddbitaddbitaddbitALUDecoder Add3