第3章可编程逻辑器件的设计与开发精选文档.ppt

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1、第第3章可编程逻辑器章可编程逻辑器件的设计与开发件的设计与开发本讲稿第一页，共一百四十五页3.1 可编程逻辑器件的设计过程可编程逻辑器件的设计过程 CPLD/FPGA器件的设计一般可以分为设计输入、设计实现、设计校验和下载编程四个步骤，如图3-1所示。本讲稿第二页，共一百四十五页图3-1 可编程逻辑器件的设计流程本讲稿第三页，共一百四十五页 1设计输入 设计输入就是将设计者所设计的电路以开发软件要求的某种形式表达出来，并输入到相应的软件中。设计输入有多种表达方式，主要包括原理图输入方式、硬件描述语言输入方式、高级设计输入方式、波形设计输入方式、层次设计输入方式和底层设计输入方式，其中最常用的是

2、原理图输入方式和硬件描述语言输入方式两种。本讲稿第四页，共一百四十五页 (1)原理图输入方式。原理图是图形化的表达方式，使用元件符号和连线等符号来描述设计。其特点是适合描述连接关系和接口关系，而描述逻辑功能则很繁琐。为提高这种输入方式的效率，应采用自顶向下逻辑分块，把大规模的电路划分成若干小块的方法。一般而言，如果对系统很了解，并且系统速率较高，或在大系统中对时间特性要求较高的部分，可以采用这种方法。原理图输入方式效率较低，但容易实现仿真，便于对信号的观察以及对电路的调整。本讲稿第五页，共一百四十五页 (2)硬件描述语言输入方式。硬件描述语言采用文本方式描述设计，其逻辑描述能力强，但不适合描述

3、接 口 和 连 接 关 系。如 ABEL-HDL、Verilog-HDL、AHDL和VHDL等，它们支持布尔方程、真值表、状态机等逻辑描述方式，适合描述计数器、译码器、比较器和状态机等的逻辑功能，在描述复杂设计时，非常简洁，具有很强的逻辑描述和仿真功能，但硬件描述语言输入必须依赖综合器，只有好的综合器才能把语言综合成优化的电路。对于大量规范的、易于语言描述、易于综合、速率较低的电路，可以采用这种输入方式。本讲稿第六页，共一百四十五页 2设计实现 设计实现主要由EDA开发工具依据设计输入文件自动生成用于器件编程、波形仿真及延时分析等所需的数据文件。此部分对开发系统来讲是核心部分，但对用户来说，它

4、的实现过程究竟如何，用户并不关心。设计者只能通过设置“设计实现策略”等参数来控制设计实现过程。EDA开发工具进行设计实现时主要完成以下四个相关任务：本讲稿第七页，共一百四十五页 (1)优化和合并。优化是指逻辑化简，把逻辑描述转变为最适合在器件中实现的形式；合并是将模块化设计产生的多个文件合并为一个网表文件，并使层次设计平面化。(2)映射。映射是把设计分为多个适合器件内部逻辑资源实现的逻辑小块的形式。如对Lattice的ispLSI系列器件，适合用GLB和IOC实现；在Xilinx的XC系列中，适合用CLB和IOB实现。本讲稿第八页，共一百四十五页 (3)布局和布线。布局是将已分割的逻辑小块放到

5、器件内部逻辑资源的具体位置，并使它们易于连线，且连线最少；布线是利用器件的布线资源完成各功能块之间和反馈信号的连接。在ispLSI器件中，由GRP提供外部输入信号和GLB之间的连线，ORP则提供GLB信号到外部引脚的连接。器件连线、资源布局及设计的复杂程度将影响布线的成功率，即布通率。另外，布局上的问题也会引起布线困难。这就需要修改设计输入或改变设计策略来解决布线问题。本讲稿第九页，共一百四十五页 (4)生成编程文件。设计实现的最后一步是产生可供器件编程使用的数据文件。对CPLD器件而言，产生熔丝图文件即JEDEC文件；对FPGA器件，则产生位流数据文件Bitstream。本讲稿第十页，共一百

6、四十五页 3设计校验 设计校验包括仿真和定时分析两部分，这一步通过仿真器和时延分析器来完成，利用编译器产生的数据文件自动完成逻辑功能仿真和延时特性仿真。在仿真文件中加载不同的激励，可以观察中间结果以及输出波形。必要时，可以返回设计输入阶段，修改设计输入，最终达到设计要求。本讲稿第十一页，共一百四十五页 这一部分的最大功能是便于用户查看自己的设计思想是否得到实现。我们可以在设计的过程中对整个系统乃至各个模块进行仿真，即在计算机上用软件验证连接功能是否正确，各部分的时序配合是否准确。如果有问题，可以很方便地修改错误，从而不必在硬件上作改动，极大地节约了成本。高级的仿真软件还可以对整个系统设计的性能

7、进行估计。规模越大的设计，越发需要设计仿真。仿真不消耗资源，仅消耗少许时间，但从节约成本的角度考虑，这种时间消耗是完全值得的。可以认为仿真是EDA的精髓。本讲稿第十二页，共一百四十五页 4下载编程 下载编程是将设计阶段生成的JEDEC文件或位流文件装入到可编程器件中。器件编程需要满足一定的条件，如编程电压、编程时序和编程算法等。(1)不能进行在系统编程(ISP)的CPLD器件和不能在线可重配置(ICR)的FPGA器件，需要编程专用设备(编程器)完成器件编程。本讲稿第十三页，共一百四十五页 (2)使用查找表(LUT)技术和基于SRAM的FPGA器件(如Altera的FLEX、ACEX、APEX，

8、Xilinx的Spartn、Vertex)，下载的编程数据将存入SRAM，而SRAM掉电后所存数据将丢失，为此需将编程数据固化入EEPROM内。器件上电时，由器件本身或微处理器控制EEPROM将数据“配置”入FPGA器件。本讲稿第十四页，共一百四十五页 FPGA调试期间，由于编程数据改动频繁，没有必要每次改动都将编程数据下载到EEPROM，此时可用下载电缆将编程数据直接下载到FPGA内查看运行结果，这种过程称为在线重配置ICR。注意：EEPROM本身是普通的PLD器件，编程数据下载到EEPROM时需要用到编程器。本讲稿第十五页，共一百四十五页 (3)使用乘积项逻辑、基于EEPROM或Flash

9、工艺的CPLD器件(如Altera的MAX系列、Xilinx的XC9500系列以及Lattice的多数产品)进行下载编程时，使用器件厂商提供的专用下载电缆，该电缆一端与PC机的打印机并行口相连，另一端接到CPLD器件所在PCB(印刷电路板)上的10芯插头(PLD只有4个引脚与该插头相连)。编程数据通过该电缆 下载到CPLD器件当中，这个过程称为ISP在系统编程。如图3-2所示。本讲稿第十六页，共一百四十五页图3-2 ISP示意图 (a)将PLD焊接到PCB (b)在系统编程 (c)需要修改器件功能可现场 下载新编程数据本讲稿第十七页，共一百四十五页3.2 可编程逻辑器件的开发环境可编程逻辑器件

10、的开发环境 可编程器件的设计离不开EDA软件。现在有多种支持CPLD和FPGA的设计软件，有的设计软件是由芯片制造商提供的，如Altera开发的MAX+plus软件包，Quartus软件包，Xilinx开发的Foundation软件包，Lattice开发的针对ispLSI器件的PDS软件包；有的是由专业EDA软件商提供的，称为第三方设计软件，本讲稿第十八页，共一百四十五页 例如Cadence、Mental、Synopsys、Viewlogic和DATA I/O公司的设计软件。第三方软件往往能够开发多家公司的器件，在利用第三方软件设计具体型号的器件时，需要器件制造商提供器件库和适配器(Fitte

11、r)软件。本讲稿第十九页，共一百四十五页 由于当今EDA行业的迅猛发展，时序仿真在开发系统中已经是不可缺少的一部分，为争夺市场，各家公司除在器件上采用新技术、新工艺，提高器件自身速度、性能外，在开发系统上也极力向使用方便、仿真功能强大、集成度高的方向发展，使用户做的工作越来越少。开发系统能够接收多方面的设计输入，这个多方面不单是指使用哪种输入数据形式，更重要的是能够支持第三方提供的工具，这一点尤为重要。本节将介绍目前在我国具有代表性的几家公司的开发系统。本讲稿第二十页，共一百四十五页 3.2.3 MAX+plus II系统 Altera公司的MAX+plus 的开发系统是一个完全集成化、易学易

12、用的可编程逻辑设计环境，它可以在多种平台上运行。Altera的器件能达到最高的性能和集成度，不仅仅是因为采用了先进的工艺和全新的逻辑结构，还在于提供了现代化的设计工具。MAX+plus 软件提供了一种与结构无关的设计环境，它使设计者能方便地进行设计输入、快速处理和器件编程。本讲稿第二十一页，共一百四十五页 使用MAX+plus，设计者无需精通器件内部的复杂结构，而只需要用自己熟悉的设计输入工具(如原理图或高级行为语言)建立设计，MAX+plus 会自动把这些设计转换成最终结构所需的格式。由于有关结构的详细知识已装入开发工具，设计者不需手工优化自己的设计，因此设计速度非常快。MAX+plus 开

13、发系统具有以下几个特点：本讲稿第二十二页，共一百四十五页 1开放的界面 Altera的工作与CAE厂家联系紧密，MAX+plus 可同其他工业标准设计输入、综合与校验工具链接。它与CAE工具的接口符合EDIF 200和209、参数模块库(LPM)、Verilog、VHDL及其他标准。设计者可以使用Altera或标准的CAE设计输入工具去建立逻辑设计，使用MAX+plus Complier(编译程序)对Altera器件设计进行编译，并使用Altera或其他CAE校验工具进行器件或板级仿真。目前，MAX+plus 支持与Synopsys、Viewlogic、Mentor Graphics、Cade

14、nce、Exemplar、Data I/O、Intergraph、Minc、OrCAD等公司提供的工具的接口。本讲稿第二十三页，共一百四十五页 2与结构无关 MAX+plus Complier是MAX+plus 系统的核心，它支持Altera的Classic、MAX 5000、EPS 464、MAX 7000、FLEX 8000和FLEX 8000M等可编程器件系列，提供工业界唯一真正与结构无关的可编程逻辑设计环境。该编译器还提供强有力的逻辑综合与最小化功能，使用户比较容易将其设计集成到器件中。本讲稿第二十四页，共一百四十五页 3多平台 MAX+plus 的设计输入、处理与校验功能一起提供了全

15、集成化的一套可编程开发工具，可以加快动态调试，缩短开发周期。4全集成化 MAX+plus 的设计输入、处理与校验功能全部集成在统一的开发环境下，这样可以加快动态调试，缩短开发周期。本讲稿第二十五页，共一百四十五页 5模块组合式工具软件 设计者可从各种设计输入、设计处理和设计校验选项中进行选择，从而使设计环境用户化。需要时，还可保留初始的工具投入。6硬件描述语言 MAX+plus 支持各种HDL设计输入选项，包括VHDL、Verilog-HDL和Altera硬件描述语言AHDL。本讲稿第二十六页，共一百四十五页3.3 硬件描述语言硬件描述语言 随着高层次自动综合技术、混合模拟及可测试性技术理论的

16、发展，诞生了自顶向下的设计方法，它直接面向用户需要，从系统总体要求出发，根据电路系统的行为和功能要求，从上到下逐层完成相应的设计描述与仿真，然后利用EDA工具，经过逻辑综合与适配，最后把决定PLD内部硬件连接的编程数据下载入有关器件，即完成了电子设计自动化过程。本讲稿第二十七页，共一百四十五页 3.3.2 Verilog-HDL Verilog-HDL是硬件描述语言的一种，主要用于数字系统的设计。设计者可以用它来进行各种级别的逻辑设计，可以用它进行数字逻辑系统的仿真验证、时序分析、逻辑综合等。它是目前应用最广泛的一种硬件描述语言。本讲稿第二十八页，共一百四十五页 Verilog-HDL是在19

17、83年由GDA(Gateway Design Automation)公司的Phil Moorby首创的。Phil Moorby后来成为Verilog-XL的主要设计者和Cadence公司的第一个合伙人。20世纪80年代中期，Moorby设计出了第一个关于Verilog-XL的仿真器，他对Verilog-HDL的另一个巨大的贡献是于1986年提出了用于快速门级仿真的XL算法。随着Verilog-XL算法的成功，Verilog-HDL语言得到迅速的发展。1989年，Cadence公司收购了GDA公司，Verilog-HDL语言成为Cadence公司的私有财产。本讲稿第二十九页，共一百四十五页 19

18、90年，Cadence公司决定公开Verilog-HDL语言，于是成 立 了 OVI(Open Verilog International)组 织 来 负 责Verilog-HDL语言的发展。基于Verilog-HDL的优越性，IEEE于 1995年 制 定 了 Verilog-HDL的 IEEE标 准，即Verilog-HDL 1364-1995。本讲稿第三十页，共一百四十五页 Verilog-HDL是专门为ASIC设计而开发的，本身即适合ASIC设计。在亚微米和深亚微米ASIC已成为电子设计主流的今天，Verilog-HDL的发展前景是非常远大的。Verilog-HDL较为适合算法级(Al

19、gorithm)、寄存器传输级(RTL)、逻辑级(Logic)和门级(Gate)设计，而对于特大型的系统级设计，则VHDL更为适合。本讲稿第三十一页，共一百四十五页 几十年前，当时所做的FPGA和ASIC的设计比较小也比较简单，FPGA或ASIC的设计工作往往只能采用厂家提供的专用原理图输入工具来进行。为了满足设计性能指标，工程师往往需要花好几个小时或好几天来进行手工布线。工程师还得非常熟悉所选器件的内部结构，才能达到设计要求。这种低水平的设计方法大大延长了设计周期。而采用Verilog-HDL输入法，由于Verilog-HDL的标准化，可以很容易地把完成的设计移植到不同厂家的不同芯片中去。本

20、讲稿第三十二页，共一百四十五页 几十年前，当时所做的FPGA和ASIC的设计比较小也比较简单，FPGA或ASIC的设计工作往往只能采用厂家提供的专用原理图输入工具来进行。为了满足设计性能指标，工程师往往需要花好几个小时或好几天来进行手工布线。工程师还得非常熟悉所选器件的内部结构，才能达到设计要求。这种低水平的设计方法大大延长了设计周期。而采用Verilog-HDL输入法，由于Verilog-HDL的标准化，可以很容易地把完成的设计移植到不同厂家的不同芯片中去。本讲稿第三十三页，共一百四十五页 Verilog-HDL把一个数字系统当作一组模块来描述。每一个模块具有模块的接口以及关于模块内容的描述

21、。一个模块代表一个逻辑单元，这些模块用网络相互连接，相互通信。本讲稿第三十四页，共一百四十五页 3.3.3 VHDL VHDL(Very High Speed Integrated Circuits Hardware Description Language，超高速集成电路硬件描述语言)是美国国防部于20世纪80年代后期出于军事工业的需要开发的。1984年VHDL被IEEE确定为标准化的硬件描述语言。1994年IEEE对VHDL进行了修订，增加了部分新的VHDL命令与属性，增强了系统的描述能力，并公布了新版本的VHDL，即IEEE标准版本1046-1994版本。VHDL已经成为系统描述的国际公

22、认标准，得到众多EDA公司的支持，越来越多的硬件设计者使用VHDL描述系统的行为。本讲稿第三十五页，共一百四十五页 VHDL语言涵盖面广，抽象描述能力强，支持硬件的设计、验证、综合与测试。VHDL能在多个级别上对同一逻辑功能进行描述，如可以在寄存器级别上对电路的组成结构进行描述，也可以在行为描述级别上对电路的功能与性能进行描述。无论哪种级别的描述，都有赖于优良的综合工具将VHDL描述转化为具体的硬件结构。本讲稿第三十六页，共一百四十五页 各种硬件描述语言中，VHDL的抽象描述能力最强，因此运用VHDL进行复杂电路设计时，往往采用自顶向下分层设计的方法。首先从系统级功能设计开始，对系统的高层模块

23、进行行为与功能描述并进行高层次的功能仿真，然后从高层模块开始往下逐级细化描述。VHDL设计描述的基本结构包含有一个实体和一个结构体，而完整的VHDL结构还包括配置、程序包与库。本书第4章将对VHDL进行详细介绍。本讲稿第三十七页，共一百四十五页 3.3.4 VHDL和Verilog-HDL的比较 Verilog-HDL和VHDL都已成为IEEE标准。其共同的特点在于：能形式化地抽象表示电路的结构和行为，支持逻辑设计中层次与领域的描述，可借用高级语言的精巧结构来简化电路的描述，具有电路仿真与验证机制以保证设计的正确性，支持电路描述由高层到低层的综合转换，便于文档管理，易于理解和设计重用。VHDL

24、语言是一种高级描述语言，适用于电路高级建模，综合的效率和效果都比较好。Verilog语言是一种较低级的描述语言，最适于描述门级电路，易于控制电路资源。本讲稿第三十八页，共一百四十五页 VHDL直接描述门电路的能力不如Verilog语言，反之，Verilog语言在高级描述方面不如VHDL。VHDL入门较难，但在熟悉以后，设计效率明显高于Verilog，生成的电路性能也与Verilog不相上下。在VHDL设计中，综合器完成的工作量是巨大的，设计者所做的工作就相对减少了，而在Verilog设计中，工作量通常比较大，因为设计者需要搞清楚具体电路结构的细节。本书以介绍VHDL硬件描述语言为主。本讲稿第三

25、十九页，共一百四十五页3.4 MAX+plus软件介绍软件介绍 集成电路近年来的蓬勃发展使得数字电路的研究及应用出现了非常大的发展空间，使FPGA(Field Programmable Gate Array)或CPLD(Complex Prorammable Logic Device)的设计软件可将设计好的程序烧写入FPGA器件，如同自行设计集成电路一样，可节省电路开发的费用与时间。下面开始介绍如何使用MAX+plus 编辑器设计数字电路，其内容包括原理图输入方式与VHDL语言输入方式。本讲稿第四十页，共一百四十五页 3.4.1 原理图编辑器(Graphic Editor)MAX+plus 的

26、原理图编辑器(如图3-3所示)是一个图标选取模式的程序，可快速建立简单或复杂的设计，完成的文件格式为*.gdf，也可读入OrCAD图形文件(*.sch)。本讲稿第四十一页，共一百四十五页图3-3 原理图编辑窗口本讲稿第四十二页，共一百四十五页 3.4.2 符号编辑器(Symbol Editor)MAX+plus的符号编辑器可用来观看一个逻辑电路的符号，也可以编辑或创建符号文件，文件的格式为*.sym。可由原理图编辑器中选取符号文件以图形模式编辑，如图3-4所示。本讲稿第四十三页，共一百四十五页图3-4 符号编辑窗口本讲稿第四十四页，共一百四十五页 3.4.3 文字编辑器(Text Editor

27、)MAX+plus的文字编辑器是很有弹性的工具，它提供多种硬件描述语言的文字编辑与合成的环境。在MAX+plus7.21的学生版中包括有Altera Hardware Description Language(AHDL)与Very Speed Integrated Circuite Hardware Description Language(VHDL)等两种环境。以AHDL语法编写的文件格式为*.tdf，而以VHDL语法编写的文件格式则为*.vhd。可以设计程序创建一个符号文件供图形编辑器使用，如图3-5所示。本讲稿第四十五页，共一百四十五页图3-5 文字编辑窗口本讲稿第四十六页，共一百四十五

28、页 3.4.4 波形编辑器(Waveform Editor)MAX+plus的波形编辑器可应用于多个方面，一方面可用来设计电路，其文件格式为*.wdf；另一方面则可以用来观察或输入仿真时的波形，其文件格式为*.scf，如图3-6所示。本讲稿第四十七页，共一百四十五页 图3-6 波形编辑窗口本讲稿第四十八页，共一百四十五页 3.4.5 编译(Compiler)MAX+plus的编译功能是将电路设计文件转换成可烧写用的输出文件，例如*.pof文件与*.sof文件。若是编译成功还会产生一些文件名相同但扩展名不同的文件，如*.cnf文件、*.rpt文件与*.snf文件。所有写出的程序都必须经过编译后才

29、可以进行时序分析、仿真与烧写，如图3-7所示。本讲稿第四十九页，共一百四十五页图3-7 编译窗口 本讲稿第五十页，共一百四十五页 3.4.6 信息(Messages)各类型的MAX+plus程序编译后都会有信息窗口呈现错误或警告信息，可利用窗口左下方的“Messages”和“Locate”按钮切换至错误发生位置。单击右下角的“Help on Message”按钮则可显示提示信息，如图3-8所示。本讲稿第五十一页，共一百四十五页图3-8 信息窗口 本讲稿第五十二页，共一百四十五页 3.4.7 仿真(Simulator)MAX+plus的波形编辑器的仿真功能非常强大，可以测试所设计电路的逻辑与时序

30、，故利用此仿真功能可以验证电路的正确性，如图3-9所示。本讲稿第五十三页，共一百四十五页图3-9 仿真窗口 本讲稿第五十四页，共一百四十五页 3.4.8 烧写(Programmer)MAX+plus的烧写功能是将电路设计文件转换后的输出文件(例如*.pof文件与*.sof文件)烧写至MAX系列器件或下载至FLEX系列、ACEX系列器件，亦可用来检验与测试器件或转换烧写文件格式。不过此功能必须配合硬件实验板方能进行，如图3-10所示。本讲稿第五十五页，共一百四十五页图3-10 烧写窗口本讲稿第五十六页，共一百四十五页 3.4.9 时间分析(Timing Analyzer)MAX+plus的时间分

31、析功能可用来分析预测器件的时延性质。将电路设计文件转换成烧写用的输出文件，例如*.pof文件与*.sof文件。借助时间分析的功能可达到最佳布局规划，加快所设计器件的处理速度，如图3-11所示。本讲稿第五十七页，共一百四十五页图3-11 时间分析窗口本讲稿第五十八页，共一百四十五页 3.4.10 引脚平面编辑器(Floorplan Editor)MAX+plus的脚位平面编辑功能可以如同实际器件配线般地配置电路输出/输入脚，也可观看或修改编译后计算机自动配线的结果，如图3-12所示。本讲稿第五十九页，共一百四十五页图3-12 引脚平面编辑窗口 本讲稿第六十页，共一百四十五页 3.4.11 体系显

32、示窗口(Hierarchy Display)MAX+plus的体系显示窗口显示目前电路能够利用(正在使用中)到和产生的所有文件，并可在此窗口中打开或关闭文件，如图3-13所示。本讲稿第六十一页，共一百四十五页图3-13 体系显示窗口 本讲稿第六十二页，共一百四十五页3.5 如何使用如何使用MAX+plus 3.5.1 原理图编辑 用原理图编辑器设计数字电路的主要工作是符号的引入与线的连接。MAX+plus软件提供了数种常用的逻辑函数。在原理图编辑窗口中是以符号引入的方式将需要的逻辑函数引入的，各设计电路的信号输入脚与信号输出脚也需要以符号方式引入。有四个不同的子目录分别放有不同种类的逻辑函数文

33、件。本讲稿第六十三页，共一百四十五页 1内附逻辑函数 内附的逻辑函数又可再分为三大类：(1)基本逻辑函数(Primitives)。数字电路的基本函数如AND、XOR、VCC、GND、INPUT、OUTPUT等如图3-14所示，它们都放在maxplus2max2libprim的子目录下。关于基本逻辑函数可参考菜单HelpPrimitives的说明。本讲稿第六十四页，共一百四十五页图3-14 基本逻辑函数本讲稿第六十五页，共一百四十五页 (2)旧式函数(Old-Style Macrofunctions)。MAX+plus旧式函数收集了很多常用的逻辑电路，例如74138、74160等，如图3-15所

34、示。这些函数都放在maxplus2max2libmf的子目录下。适时地将这些逻辑电路直接运用在逻辑图设计上，可以简化许多设计工作。在maxplus2max2inc下存有这些旧式函数电路的包含文件(.inc)。对于旧式函数，可参考菜单HelpOld-Style Macrofunctions的说明。本讲稿第六十六页，共一百四十五页图3-15 旧式函数 本讲稿第六十七页，共一百四十五页 (3)参数式函数(Megafunctions)。MAX+plus 参数式函数是一些在功能上较具有弹性的函数，这些函数本身含有一些可调整的参数以适应不同的应用场合，例如CLKLOCK、LPM_AND等，如图3-16所示

35、。这些函数都放在maxplus2max2libmega_lpm的子目录下，此目录下也包含这些函数的包含文件(.inc)。关于参数式函数可参考菜单HelpMega-functions/LPM的说明。本讲稿第六十八页，共一百四十五页图3-16 参数式函数 本讲稿第六十九页，共一百四十五页 2编辑规则 (1)脚位名称：输入/输出脚位如图3-17所示。命名时可采用英文字母的大写“A”“Z”或是小写“a”“z”；阿拉伯数字“0”“9”；或是一些特殊符号如“/”、“_”、“-”等。例如，abc、a/b、d1、123_ab、1-a等都可以命名。但是要注意到名称所包括的字母长度不可以超过32个字母，而英文字母

36、的大小写代表的意义是相同的，也就是说abc与Abc代表的是同样的脚位名称。此外，在同一个设计文件中的脚位名称绝对不能重复。本讲稿第七十页，共一百四十五页图3-17 输入/输出脚位 本讲稿第七十一页，共一百四十五页 (2)节点名称：节点(Node)在图形编辑窗口中是一条细线，如图3-18所示。它负责在不同的逻辑器件间传送信号，其名称的命名规则与脚位名称相同，限制也是一样的。例如，abc、a/b、d1、123_ab、1-a等都是可以接受的节点名称。本讲稿第七十二页，共一百四十五页图3-18 节点本讲稿第七十三页，共一百四十五页 (3)总线名称：总线(Bus)在图形编辑窗口中是一条粗线，如图3-19

37、所示。一条总线代表很多节点的组合，可以同时传送多种信号，最少代表两个节点的组合，最多可代表256个节点的组合。总线名称的命名规则与脚位名称和节点名称有很大的不同，必须要在名称的后面加上“m.n”表示一条总线内所含有的节点编号，m和n都必须是整数，但谁大谁小并无原则性规定。例如Z3.0、f5.9、C4.22.3。本讲稿第七十四页，共一百四十五页 其中Z3.0代表Z3、Z2、Z1、Z0(或写成Z3、Z2、Z1与Z0)等四个节点；f5.9代表f5、f6、f7、f8与f9五 个 节 点(或 写 成 f5、f6、f7、f8与 f9)；C4.22.3较为复杂，代表六个节点，分别是C4_2、C4_3、C3_

38、2、C3_3、C2_2与 C2_3(或 写 成 C42、C43、C32、C33、C22与C23)。本讲稿第七十五页，共一百四十五页图3-19 总线本讲稿第七十六页，共一百四十五页 (4)文件名称：电路图设计的文件名称可包括32个字以内的长度，而扩展名“.gdf”并不包括在这32个字的限制内，如图3-20所示。(5)项目名称：一个项目(Project)包括所有从电路设计文件编译后产生的文件。这些文件是由MAX+plus程序所产生的，有共同的文件名称，但其扩展名则各不相同。而项目名称必须与最高层的电路设计文件名称相同，如图3-21所示。本讲稿第七十七页，共一百四十五页图3-20 电路图设计文件名称

39、本讲稿第七十八页，共一百四十五页图3-21 项目名称 本讲稿第七十九页，共一百四十五页 3原理图编辑工具 MAX+Plus的原理图编辑器提供了许多工具，熟悉这些工具的基本性能，能显著地提高输入原理图的效率。(1)选择工具：可以选取、移动、复制对象，为最基本且常用的功能。(2)文字工具：可以输入或编辑文字，例如，可在指定名称或是在批注时使用。(3)画正交线工具：可以画垂直线和水平线。本讲稿第八十页，共一百四十五页 (4)画直线工具：可以画直线、斜线。(5)画弧线工具：可以画出一个弧形，且可依自行需要拉出想要的弧度。(6)画圆工具：可以画出一个圆形。(7)字形与字体大小控制：可从下拉列表中选取文字

40、的字形和大小。(8)线形控制：必须在窗口菜单中选择OptionsLine Style才可进行设置。有6种类型的线可供选择，如图3-22所示。其中最粗的实线是总线专用线，其他的则是节点线，两者不可混用。本讲稿第八十一页，共一百四十五页图3-22 直线类型 本讲稿第八十二页，共一百四十五页4电路图编辑流程电路图编辑流程如下：(1)打开新文件；(2)保存文件；(3)指定项目名称与文件名相同；(4)选定对象插入时的摆放位置；(5)引入逻辑函数符号；(6)引入信号输入端和信号输出端；(7)更改信号输入端和信号输出端的脚位名称；本讲稿第八十三页，共一百四十五页(8)连接信号输入端和信号输出端与逻辑函数符号

41、的引脚；(9)更改连接线类型；(10)命名节点线或总线；(11)指定设计器件；(12)保存并检查；(13)侦错；(14)保存并编译；(15)创建电路符号文件；(16)创建电路包含文件。本讲稿第八十四页，共一百四十五页 详细说明如下：打开新文件。选择窗口菜单FileNew，出现对话框，在其中选定图形编辑“Graphic Editor file”选项，单击OK按钮，进入图形编辑画面。保存文件。选择窗口菜单FileSave，出现对话框，输入文件名称，其扩展名为.gdf。本讲稿第八十五页，共一百四十五页 指定项目名称与文件名相同。有两种方法，一种是选择窗口菜单FileProjectSet Projec

42、t to current File，即设定项目名称与文件名相同；另一种是选择窗口菜单FileProjectName，出现对话框，输入与电路文件名相同的项目名称(去掉扩展名)，再单击OK按钮即可。选定对象插入时摆放位置。先用鼠标选择工具面板中的选择工具，再到图形编辑窗口中单击一下鼠标左键，在箭头的尖端会出现一个黑点，当插入新的对象时，此黑点即为对象左上角的位置。本讲稿第八十六页，共一百四十五页 引入逻辑函数符号。有两种方法，一种是选择窗口菜单SymbolEnter Symbol，出现对话框；另一种是利用鼠标直接在编辑窗口中双击，也会出现对话框。在“Enter Symbol”对话框中，可先从Sym

43、bol Libraries菜单中选择符号文件目录，例如在c:maxplus2max2libprim处双击，会在Symbol Files处的列表框中出现所有的基本逻辑函数符号文件，如图3-23所示。也可直接在Symbol Name输入栏中输入文件名。本讲稿第八十七页，共一百四十五页 引入信号输入和信号输出脚。信号输入和信号输出的引入方式与其他逻辑门引入方式相同，即引入c:maxplus2max2libprim目录下的input和output即可。更改信号输入端和信号输出端的脚位名称。由于所有新加入的信号输入端和信号输出端在引入时都是以PIN_NAME命名的，故必须更改信号输入端和信号输出端的脚位

44、名称，使每一个信号输入端和信号输出端拥有自己的脚位名称。如果忘了更改，则在侦错时会出现一大堆的错误信息。更改时可以选取文字工具，在要修改处选取并加以编辑即可。本讲稿第八十八页，共一百四十五页图3-23 引入符号对话框 本讲稿第八十九页，共一百四十五页 连接信号输入端和信号输出端与逻辑函数符号的引脚。方法1：将鼠标停留在路基函数脚位尾端，鼠标光标会转换成“+”的形状，在此处按住鼠标并拖曳，可进行连接。方法2：选取窗口左边工具面板的画正交线或直线工具，等鼠标光标变成“+”后，按下鼠标拖曳，即可进行连接。本讲稿第九十页，共一百四十五页 如果想要检验连接是否成功，可选取连接的逻辑函数符号并拖曳，若线会

45、跟着移动则代表连接成功。若要跨越其他线路，只需在拖曳时快速经过，则形成跳接。若要与其他线路相连，只需将鼠标光标在要相连的地方稍作停留，则形成接点。更改连接线类型。在窗口菜单中选择OptionsLine Style，选择接线类型。当连接线传送多种信号时必须选用总线(实粗线)，当连接线仅传送一种信号时最好使用缺省类型的实细线。本讲稿第九十一页，共一百四十五页 命名节点线或总线。选取节点线或总线，按鼠标右键选择Enter Node/Bus Name，在线的旁边会出现一个黑点，即可输入名称，但需注意连接信号输出/输入端的节点线或总线名称要与输出/输入端名称相同。若不命名节点线，MAX+plus自己会默

46、认名称，但连接至总线的节点线一定要自行命名，如图3-24所示。本讲稿第九十二页，共一百四十五页 指定设计器件。选取窗口菜单AssignDevice，出现对话框，其中仅有两种器件可供选择，一种是属于MAX 7000S系列的EPM7128SLC847，另一种是属于FLEX 10K系列的EPF10K20RC240-4。故必须先在Device对话框的Device Family菜单中选取使用MAX 7000S系列或FLEX 10K系列，再至Devices菜单中选取器件，如图3-25所示。本讲稿第九十三页，共一百四十五页图3-24 命名节点线或总线 本讲稿第九十四页，共一百四十五页图3-25 指定设计器件

47、本讲稿第九十五页，共一百四十五页 保存并检查 。电路编辑完成之后，选取窗口菜单FileProjectSave&Check，即可针对电路设计文件进行检查。检查完后会出现错误数目信息对话框，如图3-26所示。若有错误则单击“确定”按钮，再针对Messages-Compiler窗口所提供的信息作修改。本讲稿第九十六页，共一百四十五页图3-26 错误数目信息对话框 本讲稿第九十七页，共一百四十五页 侦错。常见的错误方式有：脚位名字重复、接线没接好、文件名格式不对等，如图3-27所示。修改错误可单击Messages-Compiler窗口中的Message按钮，选出要查看的错误信息，再单击Locate按钮

48、，会跳到说明所 指 的 电 路 错 误 位 置 所 在。也 可 单 击 MessagesCompiler窗口中的Help on Message按钮，连至文字说明画面，以帮助错误的修改。本讲稿第九十八页，共一百四十五页图3-27 常见错误信息 本讲稿第九十九页，共一百四十五页 保存并编译 。编辑好之后选取窗口菜单FileProjectSave&Compile，即可进行编译。选用“EPF10K20RC240-4”器件设计的电路文件会产生.sof烧写文件，选用“EPM7128SLC84-7”器件设计的电路文件会产生.pof烧写文件。创建电路符号文件。选取窗口菜单FileCreate Default

49、Symbol，可以产生一个代表现在所设计逻辑函数的电路符号文件，其扩展名为.sym，可供其他电路图使用。再利用窗口菜单FileEdit Symbol，可以编辑或查看符号文件，如图3-28所示。本讲稿第一百页，共一百四十五页图3-28 符号编辑窗口 本讲稿第一百零一页，共一百四十五页 创建电路包含文件。选取窗口菜单FileCreate Default Include File，可以产生一个代表现在所设计逻辑函数类型的文件，其扩展名为.inc，可供其他AHDL编辑时使用。可以选择窗口菜单MAX+plusHierarchy Display，打开Hierarchy Display窗口，再选取.inc文

50、件查看函数，如图3-29所示。其内容为函数名称，并列出信号输入端和信号输出端名称。本讲稿第一百零二页，共一百四十五页图3-29 电路包含文件本讲稿第一百零三页，共一百四十五页 5符号编辑流程 编辑一个代表目前设计文件的符号的步骤如下：(1)选择窗口菜单FileEdit Symbol，打开符号编辑窗口并显示出代表目前设计文件的符号。符号编辑窗口如图3-30所示。(2)选择窗口菜单FileSave，保存修改过的符号文件或选择窗口菜单FileSave As，另存为新文件。注意符号名称要与文件名相同。本讲稿第一百零四页，共一百四十五页 (3)在使用到修改过的符号的图形编辑文件中，选取被修改过的函数符号