第6章存储器和可编程逻辑器件.pdf

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1、 第 6 章 存储器和可编程逻辑器件 第 6 章 存储器和可编程逻辑器件 数字逻辑器件通常分为三类：第一类是目前广泛使用的由基本逻辑门和触发器构成的中小规模集成逻辑器件。例如，在前面章节中介绍的各种 TTL 或 CMOS 逻辑门、触发器、译码器、计数器等，均属这一类，这一类逻辑器件通常称为标准产品。逻辑器件的标准产品批量大，成本抵，价格便宜，器件速度也很快，是数字系统传统设计中使用的主要逻辑器件，但是，这类器件的密度不高，用它构成的数字系统硬件规模大，印刷线路板走线复杂，焊点多，致使系统可靠性降低，功耗增大，第二类是由软件配置的大规模集成器件，如各种微处理器和单片微型计算机芯片等。这一类器件密

2、度高，其逻辑功能可由软件重新配置，用它构成数字系统可大大缩小硬件规模，提高系统的灵活性。但这类器件的工作速度不够高，不能直接用于对速度要求特别高的场合。另外这类器件通常要用若干标准集成芯片构成外围电路才能工作。第三类器件称为专用集成电路（ASIC-Application Specific Integrated Circuit）。ASIC 是为满足一种或几种特定功能而设计制造的集成电路芯片，它的密度一般都很高，一片 ASIC 芯片就能取代一块由若干中小规模集成电路芯片构成的电路板，甚至一个完整的系统也能用一片 ASIC 芯片实现，因此使用 ASIC 能大大减少系统的硬件规模，降低系统功耗，提高系

3、统的可靠性、保密性和工作速度。ASIC 的出现在一定程度上克服了上述两种逻辑器件的某种缺点。ASIC 是一种用户定制电路（Custom design IC）。它包括全定制和半定制两种类型。所谓全定制电路（Full custom design IC）是指半导体生产厂家根据用户的特定要求专门设计并制造的。集成电路的设计和制造过程比较复杂，一般都要经过电路设计、逻辑模拟、版图设计和集成电路制造的各道生产工序。这是一个周期长、费用高，并带有很大风险性的过程。因此，全定制专用集成电路只在大批量定型产品中使用。半定制电路（Semicustom design IC）是指先由制造厂生产出标准的半成品芯片，再跟

4、据用户要求由工厂或用户对半成品芯片进行再加工，最终实现所需逻辑功能的一类器件。最常见的半定制 ASIC 有两种，一种为门列阵（Gate Array），门列阵是在硅片上预先做好大量相同的基本单元电路，并把它们整齐地排成阵列，这种半成品的芯片称为母片。这种母片通用性强，可以大批量生产，因而单片成本较低。当用户需要制造满足特定要求的 ASIC 芯片时，可根据设计需要和所选用母片的结构，由用户或器件生产厂家设计出连线版图，再由器件生产厂家经过金属连线等简单工序，制成成品电路。因此，这种半定制电路 ASIC 与全定制 ASIC 相比，当生产量不是很大时，它的设计和生产周期短，成本低，风险也小的多。但由于

5、门列阵的设计和制造，仍离不开生产厂家，用户主动性较差，使用不方便。另一种半定制电路为可编程逻辑器件（PLDProgrammable Logic Device），这是一种较为新型的大规模逻辑器件。PLD 芯片上的电路和金属引线都事先由器件生产厂做好，但其逻辑功能在出厂时没有确定，用户可以根据需要，借助 PLD 开发工具（一般包括微型计算机、专用开发软件、编程器）对其编程，来确定器件的功能。因此，使用 PLD 器件，不必通过生产厂家，用户自己就能设计符合要求的各种 ASIC芯片。多数 PLD 器件都能重复编程，具有加密功能，并兼有集成度高、速度快、灵活性好等优点，在目前得到了越来越广泛的应用。本章

6、在介绍存储器的基础上，将重点介绍 PLD 器件的工作原理及应用。由于 PLD 器件的阵列连接规模庞大，所以在 PLD 器件的描述中常使用一种简化的方法。1 PLD 器件的连接表示法 PLD 器件的连接表示法如图 6.1 所示。可编程连接(接通)不连接图6.1 PLD的连接表示法 图中，“固定连接”用交叉点上的表示。这与传统表示法是相同的，可以理解为“焊死”的连接点。“可编程连接”用交叉点 I 的表示，这表明行线和列线通过耦合元件接通。交叉点处无任何标记则表示“不连接”。2.门电路表示法 图 6.2 给出了在 PLD 器件中常用的三种门电路的传统表示法和 PLD 表示法。11AAA&F(a)AB

7、 C&(b)1FA B C1(c)图 6.2 PLD的门表示法(a)反向缓冲器;(b)与门;(c)或门(a)反向缓冲器;(b)与门;(c)或门AA 图 6.2（a）为输入缓冲器，它的两个输出分别是输入的原码和反码。图 6.2（b）、(c)分别为与“门”和“或”门的表示法。因为 PLD 器件中的与和或门输入端很多，传统画法已不适用，而 PLD 表示法更适合于“阵列图”。3.阵列图 为简化图形，PLD 器件图一般画成“阵列图”形式。图 6.3 是有 3 个输入的“与”阵列图，注意到与门输出 E=0A A B B C C=，此与门的输入与输入 A、B、C 的 3 对互补输出都是接通的，该乘积项总为逻

8、辑 0，这种状态称为与门的缺省（Default）状态。为了画图方便，对于这种全部输入项都连通的缺省状态，可简单地在对应的与门符号中用来代替所有输入项所对应的编程连接符号，如与门 F 所表示的那样，门 G 与任何输入都不连通，表示门 G 输出总为逻辑 1。1G=图6.3 阵列图ABCCBD=0F A AB BCC=0E A A B B C C=6.1 存储器 6.1 存储器 存储器是一种通用的大规模集成电路（LSI），是用来存放程序和数据的器件。存储器按功能又可分为只读存储器（ROMRead-Only Memory）和随机存取存储器（RAMRandom Access Memory）两种。6.1.

9、1 只读存储器（ROM）6.1.1 只读存储器（ROM）ROM 是一种存放固定信息的半导体件，ROM 中存储的信息是制造时由生产厂家一次写入的。这种器件在正常工作时只能读出信息，而不能写入信息，即使切断电源，器件中的信息也不会消失。所以，ROM 通常用来存储那些不经常改变的信息。6.1.1.1 ROM 的结构 6.1.1.1 ROM 的结构 ROM 的基本结构如图 6.4 所示。主要由地址译码器和存储阵列两部分组成。图中，A0An-1为 n 位地址输入线，地址译码器是全译码器，有 W0W共条译码输出线。当给定一个地址输入码时，译码器只有一个输出 W21n2n1被选中，这个被选中的线可以在存储阵

10、列中取得 m 位的二进制信息，使其呈现在数据输出线 F0Fm-1上，这 m 位的二进制信息称为一个“字”。因而中每一条线又称为“字线”，F021nWW0Fm-1又称为“位线”，字的位数称为“字长”。对于有 n 条地址输入线、m 条位线的 ROM，能存储个字的信息，每个字有m 位，每位可存储一个“0”或一个“1”的信息，整个存储阵列的存储容量用字数乘位数来表示。对于图 6.4 所示 ROM 的存储容量为m。2n2niii1F0F1mF2nm地址译码器存储阵列字线位线图6.4 ROM 基本结构框图A0A1An-1W0W1W2n-1iii 衡量存储容量时，1K 表示 1024。例如 1K4 的存储器

11、，其存储容量为 10244 位；2K8 的存储器，其存储容量为 20488 位。存储器中能存储一位二进制信息的电路称为“基本存储单元”，它位于存储阵列的字线和位线的交叉处。而一个字所对应的 m 位基本存储单元的总体称为“存储单元”。ROM 中的基本存储单元虽然写入不用触发器，而是用半导体二极管或三极管或 MOS 管组成。这种基本存储单元虽然写入不方便，但电路结构简单，有利于提高集成度。为简便起见，我们用图6.5 所示电路来分析 ROM 的工作原理。11&0A1A0W1W2W3W0F1F2F3F(a)地址译码器 地 址数 据0F1F2F3F1A0A0 00 11 01 10 1 0 01 0 0

12、 10 1 1 00 0 1 0(b)图6.5 二极管ROM 图 6.5 是 44ROM。图 6.5（a）是用半导体二极管作基本存储单元的电路结构，图 6.5（b）是该电路的真值表。由图 6.5（a）可知，当地址输入 A1A0=00 时，只有字线100wA A=为 1（即高电平），W1、W2、W3均为低电平。因此只有与W相连的二极管导通，所以此时数据输出00123F FF F。=0100。同理，可得其它地址输入时的数据输入值，如图 6.5（b）所示。可见，在图 6.5（a）所示ROM 中，共存有四个字，分别为 0100，1001，0110 和 0010，这是一个容量为 224 的 ROM。在图

13、 6.5（a）中，字线和位线的每个交叉点都是一个基本存储单元，交叉点处接有二极管时，相当于存储“1”信息，没有接二极管时相当于存储“0”信息。交叉点处的二极管也称为存储管。由图 6.5（b）所示真值表可以得到输出数据与输入地址变量之间的逻辑关系。10010112101103FA AFA AA AFA AA AFA A=+=+=00 这是一组组合逻辑函数的表达式，因此，用 ROM 可以实现组合逻辑函数。图 6.5（a）所示电路的阵列图如图 6.6 所示。其中与阵列表示译码器，或阵列表示存储阵列。与阵列和或阵列均为固定连接。&1111iiiiiiii110A1A与阵列图6.6 ROM的阵列图iii

14、iiiiiiiiiiiiiiiiiF0F1F2F3 6.1.1.2 可编程只读存储器（PROM）6.1.1.2 可编程只读存储器（PROM）固定 ROM 中的信息是制造时存入的，产品出厂后用户无法改动。然而用户经常希望根据自己的需要来确定 ROM 的存储内容，满足这种要求的器件称为可编程只读存储器。可编程只读存储器有多种类型：1.PROM（Programmable Read-Only Memory）PROM 为能进行一次编程的 ROM。PROM 的结构和 ROM 的结构基本相同，只是 PROM 在出厂时，每个基本存储单元都接有储存管，只是每个存储管的一个电极上都分别通过一根易熔的金属丝接到相应

15、的位线上，如图 6.7 所示。用户对 PROM 编程（写入）是逐字逐位进行的。根据需要写入的信息，通过字线和位线选择某存储管，通过规定的宽度和幅度的脉冲电流，把和该存储管相连接的熔丝熔断，被熔断的基本单元代表一种逻辑状态，而未被熔断的基本单元代表另一种逻辑状态。熔丝一旦熔断，不可恢复，因此编程只允许进行一次。目前编程工作大都由和 PC 机相连的编程器来完成。2.EPROM（Erasable Prgrammable Read-only Memory）EPROM 是一种可擦除、可重新编程的只读存储器。对已写入信息的 EPROM，如想改写，可用专用的紫外线灯照射芯片上的受光窗口，经过 1020min

16、 时间，就能将芯片中的原有信息擦除掉，又可以重新写入需要的信息。EPROM 器件的基本存储单元采用浮栅雪崩注入 MOS 管（简称 FAMOS 管）电路。FAMOS 管的栅极全部被二氧化硅绝缘层包着，没有引出线，如悬浮状态，所以称作“浮栅”，FAMOS有 P 沟道和 N 沟道两种结构。图 6.8 是 N 沟道 FAMOS 作基本存储单元的电路。原始状态的浮栅不带电荷，FAMOS 管不导通，位线上是高电平，存储信息是“1”。当 FAMOS 管的源极 S 与衬底接地电位，漏极 D 接较高正电压（大于正常工作电压）时，漏极 PN 结反向击穿产生“雪崩”现象，使浮栅积累正电荷，FAMOS 管处于导通状态

17、，位线被钳位在低电平，存储信息为“0”。由于浮栅被绝缘的二氧化硅包着，电荷不易丢失，信息也就不会丢失。熔丝字线位线图6.7 PROM 结构原理 字线位线DSFAMOSDDV图6.8 FAMOS 基本存储单元 如果用紫外线或者 X 射线照射 FAMOS 管，可以使二氧化硅层中产生电子空穴对，对浮栅上的电荷提供临时泄放通道，使之放电，待栅极上的电荷消失后，FAMOS 管又恢复到截止状态，这个过程称为擦除。为了便于擦除，在器件的外壳上装有透明的石英盖板，便于用紫外线或者 X 射线照射。图 6.9 给出了一个型号为 Intel 2716 的 EPROM 集成电路引脚图。它的容量为 2K8 位。图中：A

18、10A0是地址输入线；D7D0是数据线。正常工作时作数据输出，编程写入时写入数据的输入端；VCC和 GND 分别接工作电源电压+5V 和地；CE是芯片允许（片使能）输入端；Intel 271621 20 19 18 17 16 15 14 131211109876543CCV8A9AppVCEOE10A7D6D5D4D3D7A6A5A4A3A2A1A0A0D1D2DGND图6.9 Intel 2716 引脚排列图 OE是数据输出允许（输出使能）输入端；VPP是编程写入电源输入端。芯片的工作方式由CE OE、及VPP的不同组合决定，如表 6.1 所示。的状态数据读出的数据高阻写入的数据高阻读出校

19、验数据70DD读出+5VCEOE高阻000001111+5V+25V+25V+25VVpp未选中工作方式待机编程禁止编程校验编程引脚表6.1 2716的工作方式+5V 表 6.1 中，编程（写入）时 VPP要加 25V 的正电压，写入的数据由 D7D0输入，写入数据的存储单元地址从 A10A0输入，CE端输入一个宽度为 52ms 的正脉冲，数据便被写入存储单元。“待机”方式与“未选中”方式相似，它们的数据输出都呈高阻抗状态，所不同的是前者的功耗小（约 132mW），后者的功耗大（约 525mW）。“校验读出”方式与“读出”方式相似，只是 VPP=+25V。这种方式可以将编程后的信息读出，以便与

20、写入的内容进行比较检验。3.E2PROM（Electrically Erasable Programmable Read-Only Memory）E2PROM 为电可擦可编程只读存储器。由于 EPROM 擦除操作需用紫外线或 X 射线，擦除时间也较长，而且只能整体擦除，不能单独擦除某一存储单元的内容。E2PROM 克服了 EPROM的这些缺点。E2PROM 的结构与 EPROM 相似，只是在 EPROM 浮栅上增加了一个 隧道二极管，在编程时可使电荷通过它流向漏极，不需要紫外线激发放电，这样，擦除和编程都要电完成，且所需电流很小。这种器件既可整片擦除也可使某数存储单元独立擦除。在整片擦除时，擦

21、除时间可在 10ms 以内。这种器件的另一个突出优点是它的重复编程次数大大高于 EPROM，可达 10000 次以上（视型号而异）。6.1.1.3 PROM 的应用 6.1.1.3 PROM 的应用 由于 ROM、PROM 或 EPROM 除编程和擦除方法不同外，在应用时并无根本区别，为此以下讨论以 PROM 为例进行。1.实现组合逻辑函数 例 1 试用 PROM 实现下列逻辑函数。123(,)(,)()()(,)F A B CABBCF A B CABCABF A B CABC=+=+=+解：首先将上列函数转换为最小项之和的形式。1(,)(1,5,6,7)F A B CABBCABCABCA

22、BCABCm=+=+=23(,)()()()()()(2,4,5)(0,1,3,6,7)(,)(3,4,5,6,7)F A B CABCABABCABCABCMmF A B CABCABCABCABCABCABCm=+=+=+=+=则与 PROM 中的地址译码器能产生全部地址输入变量的最小项。因此，只需将函数的输入变量 A，B，C 从 PROM 的地址输入端输入，然后根据上述函数最小项之和表达式，通过对或阵列编程，以实现函数。其电路的阵列如图 6.10 所示。2.实现数学函数表 PROM 可以用来存放一些通用函数表，例如三角函数、对数、指数、加法和乘法等表格。用 PROM 储存某函数表后，使用

23、时只要将自变量作地址码输入，在 PROM 的数据输出端就可以得到相应的函数值，这比通用电路运算要快的多。例 2 试用 PROM 构成 22 高速乘法器 解：22 乘法器的输入是两个二位二进制数 A1A0和 B1B0，其乘积的最大值为 1001（即1111），因此所选用的 PROM 的容量为 244 位。根据二进制数的乘法规则，可得到乘法器的真值表如表 6.2 所示。对照真值表，直接可画出用 PROM 实现该乘法器的阵列图，如图 6.11 所示。111&1110m1m3m4m5m2m6m7m1F2F3FABC图6.10 例1 PROM 阵列图 表.2 2 2乘法器真值表A1 A0 B1 B0F3

24、 F2 F1 F00 0 0 00 0 0 10 0 1 00 0 1 10 1 0 00 1 0 10 1 1 0 0 1 1 11 0 0 01 0 0 11 0 1 01 0 1 11 1 0 01 1 0 11 1 1 01 1 1 10 0 0 00 0 0 00 0 0 00 0 0 00 0 0 00 0 0 10 0 1 00 0 1 10 0 0 00 0 1 00 1 0 00 1 1 00 0 0 00 0 1 10 1 1 01 0 0 1 由上面的两例可知，利用 PROM 中的与阵列和或阵列，可以实现任何与或函数，即 PROM可以实现各种组合电路，若再加上触发器，就可

25、以构成各种时序电路。然而 PROM 的这种应用目前已不再多见。利用大规模集成电路实现组合电路或时序电路更多是采用可编程逻辑器件 PLD。而 PROM 的主要用途，是存储一些固定的二进制信息，如计算机程序、码转换表和一些恒定的数据表格等。1A0A1B0B图6.11 PROM 阵列图1111&3F2F1F0F&6.1.2 随机存取存储器（RAM）6.1.2 随机存取存储器（RAM）RAM 可以随时从任一指定地址读出数据，也可以随时把数据写入任何指定的存储单元。RAM 在计算机中主要用来存放程序及程序执行过程中产生的中间数据、运算结果等。RAM 按制造工艺可分为双极型 RAM 和场效应管 RAM。而

26、场效应管 MOS RAM 又分为静态 RAM（SRAM）和动态（DRAM）。双极 RAM 的存储速度高，可达 10ns,但功耗较 MOS RAM 大，集成度低；MOSRAM 功耗小，集成度高，特别是动态 RAM（DRAM）集成度更高，单片存储容量可达几百兆位甚至更大。6.1.2.1 RAM 的结构 6.1.2.1 RAM 的结构 RAM 通常由地址译码器、存储矩阵和读/写电路三部分组成，如图 6.12 所示 地址译码器存储矩阵An-1A1A0读写控制电路数据输入输出（）读写控制(R/W)片选（cs)图6.12的结构框图 地址译码器将地址输入 An-1A0译成某一条字线的输出信号，以指定待访问的

27、存储单元。存储矩阵用于存放二进制信息，存储矩阵由存储单元组成，每个存储单元在译码器和读/写控制电路的作用下，即能读出数据，又可以写入数据。读/写控制电路用于对电路的工作状态进行控制。其中CS为片选输入端，当CS=0 时，RAM 的输入输出有效，片子正常工作；CS=1 时，RAM 的输入/输出端对外呈高阻，片子无效。当别选中时（即CS=0），其工作状态受读/写控制信号 R/W控制，当 R/W=1 时执行读操作，这时数据输入/输出端输出由地址码指定的存储单元的数据；当 R/W=0 时，执行写操作，数据从输入/输出端输入，被送到地址码指定的存储单元保存起来。可见，RAM 的数据输入/输出结构为双向三

28、态结构。6.1.2.2 RAM 的存储单元 6.1.2.2 RAM 的存储单元 1.静态 RAM 基本存储电路 存储单元iT6QVDDT4T2T3T1T5Q位线j位线jT8I/OI/OT7I/OI/OYjYj图6.13 六管NMOS静态存储静态 RAM 的基本存储单元由六个 NMOS 管组成，如图 6.13 中虚线框中所示。图 6.13中，T、T构成的 NMOS 反相器和T、T构成的 NMOS 反相器交叉耦合组成一个1234RS锁存器，可存储一位二进制信息。和QQ 是RS锁存器的互补输出。T、T行选通管，受行选线56iX(相当于字线)控制，行选线iX为高电平时Q和Q的存储信息分别被送到位线jB

29、jB上。1TT为列选通管时，、2受列选线Y控制，Y为高电平时，位线jjjB和jB上的信息分别被送到输入输出线/I O和/I O上，从而使位线上的信息同外部数据线连通。/I O/I8s读出操作时，行选线iX和列选线jY同时为 1，则存储信息由Q和Q 处被读到和/I O线上。写入信息时，iX和jY仍必须为 1，同时将要写入的信息加到线上，其/I OO线上为该信息的反码，信息经T、T和T、T分别加到触发器的Q 和756Q端，也就是加到了T和T管的栅极，从而使触发器触发，信息被写入。312.动态 RAM 的基本存储电路 动态RAM的存储矩阵由动态MOS基本存储单元组成。动态MOS基本存储单元通常利用M

30、OS管栅极电容或其它寄生电容的电荷存储效应来存储信息。电容中存储的电荷在放电回路被阻断时能保存数毫秒到数百毫秒，但不能长久保存。为避免存储信息的丢失,必须定时给电容补充漏掉的电荷.通常把这种操作叫做“刷新”,刷新是动态 RAM 不可缺少的操作。动态 RAM 的基本存储单元有单管电路、三管 电路和四管电路等。单管存储电路最简单只用一 TCs字选线C输出电容位线（数据线）图6.14 单管动态储存储单元只场效应管,电路 6.14 所示。写入信息时，使字选线为高电平，门控管 T 导通，待写入的信息由位线（数据线 D）存入电容 sC。读出时也要使字选线为高电平，T 管导通，存储 在sC上的信息通过 T

31、管送到位线上。位线作为输出 时可以等效为一个输出电容DC（如图 6.14 虚线所 示），因而读到位线上的信息（电荷）要对输出电容DC充电，这就使sC上的压降要下降，破坏了C上的保存信息，因此，称为“破坏性读出”。单管存储电路，存储矩阵结构简单，但由于读出是“破坏性”的，故要保持原存储信息，读出后必须重写（刷新），使sC上的信号电平得到恢复，这就需要附加刷新电路。另外，通常在sC上呈现的代表 1 和 0 信号的电平值相差不大，而信号较弱，故在数据输出端必须有高鉴别能力的输出放大器，这就使得外围电路比较复杂。通常容量较大的 RAM 集成电路采用这种电路。三管和四管电路比单管电路复杂，但外围电路比较

32、简单。容量较小的（一般在 4K 以下）RAM 集成电路多采用多管电路，在这里就不作介绍了。6.1.2.3 RAM 容量的扩展 6.1.2.3 RAM 容量的扩展 当一片 RAM 的容量不满足要求时，可 图6.15 Intel 2114引脚排列图1817 16151312 11 10123456789Intel 2114VccA7A8A9I/01I/02I/03I/04R/WA6A5A4A3A2A1A0CS GND以将多片 RAM 按一定的方式连接起来，达 到增加字数、位数或两者同时增加的目的，这就是 RAM 容量的扩展。下面以 RAM 集成 电路的典型产品 Intel2114 为例，说明 RA

33、M 的容量扩展。Intel2114 为容量为 1K4 位的 MOS 静态 RAM，其引脚排列图如图 6.15 所示。CS为片选输入端，R/W图中 A0A9为地址线，I/O1I/O4 为数据输入/输出线，为读写控制端。2RAM 的位扩展 如果一片 RAM 的字数已够用而每个字的位数（即字长）不够用时，可以对 RAM 进行位扩展。图 6.16 示出了用两片 Intel2114 扩展成容量为 1K8 位存储器的接法。连接方法很简单，只要把两片Intel2114的地址线、/R W及CS线分别并联起来即可，这时两片Intel2114的数据输入/输出线合起来形成总的数据输入/输出线。I/01I/01I/O

34、2I/O2I/03I/03I/04I/04A0A1A9R/WCSI/05I/01I/O6I/O2I/07I/03I/08I/04A0A1A9R/WCS(1)(2)(2)A0A1A9R/WCS图6.16 RAM的位扩展 2RAM 的字扩展 如果一片 RAM 的位数已够用而字数不够用时，可以对 RAM 进行字扩展。图 6.17 示出了用两片 Intel2114 扩展成容量为 2K4 位的存储器的例子。两个片子的 数据输入/输出端分别并联在一起，扩展后 RAM 的最高位地址线 A10经虚线框中的译码电路后分别连接到两片 Intel2114 的CS端。当 A10=0 时，选中第一片；当 A10=1 时

35、；选中第二片，从而使整个存储器的容量扩展为 2K4 位。I/01 I/O2I/03 I/04A0A1A9R/WCS(1)I/01 I/O2I/03 I/04A0A1A9R/WCS()I/01 I/O2 I/03 I/041-2译码器A1A9A10R/W图6.17 RAM的字扩展A0A0A0A0 6.2 可编程逻辑器件（PLD）6.2 可编程逻辑器件（PLD）可编程逻辑器件（PLD）是自 70 年代中期开始出现并在近 10 年中得到迅速发展的 ASIC的一个重要分支。PLD 包括 PLA、PAL、GAL 以及近几年推出的 EPLD、FPGA 等多个品种，从严格意义上讲，前面讨论的 PROM、EP

36、ROM 也属于 PLD 器件。根据 PLD 集成度高、速度快、保密性好、可重复编程等特点，PLD 已在计算机硬件、工业控制、现代通信、智能仪表和家用电器等领域得到愈来愈广泛的应用。PLD 器件品种繁多，但他们的基本组成和工作原理是相似的。PLD 的基本结构如图 6.18所示。与阵列输入电路或阵列输出电路互补输入项与项或项反馈项图6.18 PLD基本结构框图 由图 6.18 所知，多数 PLD 器件都是由输入电路、与阵列、或阵列、输出电路和反馈路径组成的。根据“与”、“或”阵列的可编程性，PLD 器件可分为三种基本结构。1“与”阵列固定、“或”阵列可编程型结构 前面介绍的 PROM 就属于这种结

37、构，故这种结构也称为 PROM 结构。在 PROM 型结构中，与阵列为固定的（即不可编程的），且为全译码方式。因此，当输入端数为 n 时，与阵列中与门的个数为 2n个,这样，随着输入端数的增加，与阵列的规模会急剧增加。因此，这种结构的 PLD 器件的工作速度一般要比其他结构的低。2“与”、“或”阵列均可编程型结构 可编程逻辑阵列（PLAProgrammable Logic Array）属于这种结构，因此这种结构也称为 PLA 型结构。在 PLA 结构中，与阵列不是全译码方式，因而其工作速度比 PROM 结构的快。由于其“与”、“或”阵列都可编程，设计者在逻辑电路设计时，就不必象使用 PROM

38、器件那样，把逻辑函数用最小项之和的形式表示，而可以采用函数的简化形式。这样，既有利于 PLA 器件内部资源的充分利用，也给设计带来了方便。但发展 PLA 器件带来的问题是增加了编程的难度和费用，并终因缺乏质高价廉的开发工具支持，而未能得到广泛的应用。3“与”阵列可编程、“或”阵列固定型结构 这种结构又称为 PAL 型结构，因为最早采用这种基本结构的 PLD 器件是可编程阵列逻辑PAL（Programmable Array Logic），这种结构的与阵列也不是全译码方式的，因而具有 PLA型结构速度快的优点。同时，它只有一个阵列（与阵列）是可编程的，因而它编程容易实现，费用也低，目前很多 PLD

39、 器件都采用这一种基本结构。下面主要介绍可编程阵列逻辑（PAL）和通用阵列逻辑（GALGeneric Array Logic）,其中 GAL 也采用 PAL 型结构。6.2.1 可编程阵列逻辑（PAL）6.2.1 可编程阵列逻辑（PAL）可编程阵列逻辑（PAL）器件，最早是 在 70 年代后期由美国 MMI 公司推出的。该 公司沿用了 PROM 器件中采用的熔丝式双极 型工艺，因而器件的工作速度很高。具有 代表性的 PLD。PAL 的基本结构如图 6.19 所示，它由可编程的与阵列和固定的或阵列组成。图示的例子表明，它允许输出两个或函数（F0和F1常见的有或门输出、或非门输出以及带互补输构 有

40、与阵列和或阵列，中的），每个或函数可由两个与项组成。设计者可根据所要实现的逻辑函数安排与阵列的编程。实际产品中，乘积项（与项）可多达 8 个，这对大多数场合来说是足够的。111&11F0F1A0A1A2图6.19 PAL的基本结构6.2.1.1 PAL 的输出结构 6.2.1.1 PAL 的输出结构 尽管 PAL 有多种型号的产品，然而它们的与阵列结构是类同的，只是阵列的规模略有不同。PAL 的输出结构则不同，常见的有如下几种：1组合输出型 这种输出结构适用于实现组合逻辑电路。出端的或门输出等等。或门的输入端数也不相同，一般在 28 之间。有的输出端还兼做输入端。（1）专用输出结&1O图6.2

41、0 专用输出结构输入项专用输出结构内部只其输出有三种形式：高有效、低有效和互补输出。例如四输入端的或非输出结构入图 6.20 所示。由于输出部分采用或非门所以是低电平输出有效的。（2）可编程 I/O 结构 可编程 I/O 结构如图 6.21 所示。这种结构具有三态门和输出反馈的特点，可用与阵列与项（由最上面一个与门产生）来直接控制三态门的输出。当三态门关闭时，输出（I/O）呈高阻状态，I/O 引脚就可以通过缓冲器 G2当输入端使用；当三态门打开时，I/O 引脚为输出，同时该输出信号通过缓冲器 G2反馈到与阵列中。这种类型 PAL 可用与实现移位操作、传送串行数据等功能。由于三态门只受一个与门的

42、输出控制，所以只能用一个与项选通三态门，这一点在编程时应该注意。&1图6.2I/O结构输入项I/O 2.寄存器输出型 出电路中带有触发器的输出结构，这种结构适应于组成时序电路。常见结构 寄存器输出型是指输的结构如下：(1)寄存器输出&1输入项1EN1DC 1QENCLOCK图6.22 寄存器输出结构 器输出结构如图 6.22 所示。在系统时钟 CLOCK 的上升沿，将或门的输出（最多可以是的寄存8 个乘积项之和）存入 D 触发器。三态门由 EN 信号选通，输出为低电平有效。触发器Q端信号可通过缓冲器反馈到与阵列。因而这种结构的 PAL 能记忆原来的状态，从而实现时序逻辑功能。寄存器输出结构 部

43、分有两个或门，它们的输出由一个异或门进行异或运(2)带异或门的这种结构如图 6.23 所示。它的输出算后，再经 D 触发器和三态门输出。这种类型的 PAL 适用于实现二进制计数器等时序逻辑电路。&1输入项CLOCK图6.23 异或加寄存器输出结构1&1EN1DC 1QEN=1(3)算术运算反馈结构。这种结构的主要特点是反馈信号 A 和输入信号 B 通过四种不同形式的或运算把信号，这个结构如图 6.24 所示()AB+(),(),()ABABAB+送到输入行，使得与阵列中的与门输入含有或运算因子。B输出 输入项1DC11ENCLOCKEN=111&111111AAA+BA+BA+BA+B图6.2

44、4 算术运算反馈结构 除以上几种典型结构外，还有一些其他输出结构的 PAL 产品，例如，互补输出型、可编程输包括反馈），8 个输出端 R表示出极性型、积项共享型等等，这里不在一一详细介绍，读者有兴趣可参考关于可编程逻辑器件方面的专著。常用 PAL 器件的结构代码如表 6.3 所示。PAL16R8 是寄存器型 PAL 器件的典型产品，它有 16 个输入端（输出结构为带寄存器型的。PAL16R8 的逻辑图如图 6.25 所示，这是一个 20 引脚的器件，10 脚和 20 脚分别为接地脚和电源脚，图中没有标出。图中，1 脚为专用时钟输入，11 脚为输出选通信号输入。它共有 64 个乘积项，即 64

45、个与门。每个与门的输入多达 32 个，并均为可编程结构。47815162324313239404748555663&C1C1C1C1C1C1C1C1&1D QEN11&1D QEN11&1D QEN11&1D QEN111D QEN111D QEN11&1D QEN11&1D QEN111111213151617191823567890031图 6.25 PAL16R8 逻辑图11 表 6.3 PAL的结构代码实例PAL10H8PAL10L8PAL16P8PAL16C1AmPAL22XP10PAL20S10PAL16R8PAL16X4PAL16PR8PAL20RS10AmPAL22V10含义异

46、或门、可编程输出极性带可编程极性的寄存器积项共享寄存器型输出带异或门的寄存器型带积项共享的寄存器通用型高有效输出低有效输出可编程输出特性互补输出代码HLPCXPSRXRPRSV类型组合型寄存器型 6.2.1.2 PLA 应用举例 6.2.1.2 PLA 应用举例 为了具体说明 PAL 的编程情况及应用，下面分别列举组合电路及时序电路两个例子。例 3 试用 PAL 实现 22 乘法器 解：由于 PAL 与阵列可编程，所以应求出输出函数的最简与或式。若采用 PAL16L8，该器件输出采用带反相器三态门结构，所以应首先求出输出反函数的最简与或式。由例 2 表6.2 可得 315101FmAABB=+

47、0 2101114110FmmmABA B=+=+0 16791113141010111010FmmmmmmA AB BA BA A B B=+=+05713150FmmmmAB=+=+0 由于 PAL 器件或门阵列固定不可编程，所以或门阵列无信号的输出端应为 0。在所设计的电路中，全部输入变量（原变量与反变量）之乘积，应恒为 0，如110011000A A A A B B B B=。另外，由于 PAL16L8 为三态输出，所以只有当输出电路中最上面的与项为 1 时，输出才有效。用 PAL16L8 实现 22 乘法器的电路如图 6.26 所示。例 4 试用 PAL 实现可逆四位二进制同步计算器

48、。X 为计数控制端，当 X=0 时作加计数；当 X=1 时作减计数。解：计数器为时序电路，这里选用带寄存器输出的 PAL 器件 PAL16R8，由于该器件是带反相器的三态输出结构，若设计数器的四位输出分别为 F3、F2、F1、F0，则 PAL16R8 中对应的 D 触发器状态分别为33QF=、22QF=、11QF=、00QF=。若不考虑输出反相器，则相当于当 X=0 时作减计数；当 X=1 时作加计数。由第 5 章内容可知，四位二进制加法计数器的状态方程为：100nnQQ+=0n 111nnQQQ+=1221()nnnQQQ Q+=0n 0 四位二进制减法计数器的状态方程为：13321()nn

49、nnnQQQ Q Q+=100nnQQ+=111nnQQQ+=0n 1221()nnnQQQ Q+=0n 13321()nnnnQQQ Q Q+0n=F2F3F1F0A1A0B1B0EN&1EN11&1EN11&1EN11&1EN11&1EN1&1EN11&1EN11&1EN1111112131516171918123567890314111111111815162324313239404748555663图 6.26 用PAL16L8构成22乘法器 71因此，可逆计数器的状态方程为 100nnQQ+=1110101010()()nnnnnnnnnQX Q QQ QX Q QQ Q+=+122

50、1021202102120()()nnnnnnnnnnnnnnnQX Q Q QQ QQ QX Q Q QQ QQ Q+=+1332103231303210323130()()nnnnnnnnnnnnnnnnnnnnnQX Q Q Q QQ QQ QQ QX Q Q Q QQ QQ QQ Q+=+由于 PAL16R8 输出结构中的寄存器为 D 触发器，D 触发器的特征方程1nQD+=，并根据上式，可得用 PAL16R8 所实现的四位可逆计数器电路如图 6.27 所示。6.2.1.3 PAL 器件的性能特点 6.2.1.3 PAL 器件的性能特点 PAL 器件在逻辑设计领域内有着独特的地位。它既