时序逻辑电路PPT课件.ppt

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1、高教出版社高教出版社高教出版社高教出版社关于时序逻辑电路第一张，PPT共八十六页，创作于2022年6月目目 录录6.1 6.1 概述概述6.2 6.2 时序逻辑电路的分析方法时序逻辑电路的分析方法6.3 6.3 时序逻辑电路的设计方法时序逻辑电路的设计方法6.4 6.4 若干常用的时序逻辑电路若干常用的时序逻辑电路第二张，PPT共八十六页，创作于2022年6月数字电路数字电路组合逻辑电路（组合电路）组合逻辑电路（组合电路）时序逻辑电路（时序电路）时序逻辑电路（时序电路）一、组合逻辑电路的特点一、组合逻辑电路的特点逻辑功能：逻辑功能：任意时刻的输出仅取决于该时刻的输入，任意时刻的输出仅取决于该时

2、刻的输入，与电路原来的状态无关。与电路原来的状态无关。电路结构：电路结构：电路中不含记忆（存储）元件。电路中不含记忆（存储）元件。6.1 6.1 概述概述二、时序逻辑电路的特点二、时序逻辑电路的特点任一时刻的输出不仅取决于该时刻的输入，还任一时刻的输出不仅取决于该时刻的输入，还与电路原来的状态有关。与电路原来的状态有关。逻辑功能：逻辑功能：电路中含存储电路和组合电路；电路中含存储电路和组合电路；存储器状态和输入变量共同决定输出。存储器状态和输入变量共同决定输出。电路结构：电路结构：返回返回第三张，PPT共八十六页，创作于2022年6月返回返回例：例：串行加法器电路。串行加法器电路。两个多位数相

3、加时，采取从低位到高位逐位相加的两个多位数相加时，采取从低位到高位逐位相加的方式完成运算。方式完成运算。完整的串行加法器电路，应具备：完整的串行加法器电路，应具备：v将两个加数和来自低位的进位相加的将两个加数和来自低位的进位相加的功能；功能；v记忆功能，将相加后的进位结果保存下记忆功能，将相加后的进位结果保存下来，用作高一位加法时使用。来，用作高一位加法时使用。全加器全加器 由触发器由触发器构成的存储构成的存储电路。电路。第四张，PPT共八十六页，创作于2022年6月三、时序电路的一般结构形式与逻辑功能表示方法三、时序电路的一般结构形式与逻辑功能表示方法返回返回一般结构形式一般结构形式第五张，

4、PPT共八十六页，创作于2022年6月逻辑表达式有：逻辑表达式有：返回返回 时时序序电电路路的的逻逻辑辑功功能能可可用用逻逻辑辑表表达达式式、状状态态转转换换表表、卡卡诺诺图图、状状态态转转换换图图、时时序序图图和和逻逻辑辑图图6 6种种方方式式表表示示，这这些些表表示示方方法在本质上是相同的，可以互相转换。法在本质上是相同的，可以互相转换。第六张，PPT共八十六页，创作于2022年6月四、时序电路的分类四、时序电路的分类(1)(1)根据时钟分类根据时钟分类v同步时序电路中：同步时序电路中：各个触发器的时钟脉冲相同各个触发器的时钟脉冲相同。即电路中。即电路中有一个统一的时钟脉冲，每来一个时钟脉

5、冲，电路的状态有一个统一的时钟脉冲，每来一个时钟脉冲，电路的状态只改变一次。只改变一次。v异步时序电路中：异步时序电路中：各个触发器的时钟脉冲不同各个触发器的时钟脉冲不同。即电路中。即电路中没有统一的时钟脉冲来控制电路状态的变化，电路状态改变没有统一的时钟脉冲来控制电路状态的变化，电路状态改变时，电路中要更新状态的触发器的翻转有先有后，是异步进时，电路中要更新状态的触发器的翻转有先有后，是异步进行的。行的。返回返回第七张，PPT共八十六页，创作于2022年6月v穆尔型时序电路：输出仅决定于电路的现态，与电路当穆尔型时序电路：输出仅决定于电路的现态，与电路当前的输入无关；或者根本就不存在独立设置

6、的输出，而以前的输入无关；或者根本就不存在独立设置的输出，而以电路的状态直接作为输出。电路的状态直接作为输出。（2 2）根据输出分类根据输出分类v米利型时序电路：输出不仅与现态有关，而且还决定于米利型时序电路：输出不仅与现态有关，而且还决定于电路当前的输入。电路当前的输入。返回返回第八张，PPT共八十六页，创作于2022年6月6.2 6.2 时序电路的分析方法时序电路的分析方法返回返回 分析一个时序电路，就是要找出给定时序电路的分析一个时序电路，就是要找出给定时序电路的逻逻辑功能辑功能。具体地说，就是要求找出电路的状态和输出的状。具体地说，就是要求找出电路的状态和输出的状态在输入变量和时钟信号

7、作用下的变化规律。态在输入变量和时钟信号作用下的变化规律。v同步时序电路的分析方法同步时序电路的分析方法(掌握掌握)v异步时序电路的分析方法异步时序电路的分析方法(了解了解)第九张，PPT共八十六页，创作于2022年6月逻辑图逻辑图写出时钟方程、写出时钟方程、驱动方程和输出驱动方程和输出方程方程写出状态方程写出状态方程画出状态图、画出状态图、状态表或时序状态表或时序图图判断电路逻辑判断电路逻辑功能功能1235同步时序电路的分析步骤：同步时序电路的分析步骤：计算计算4返回返回第十张，PPT共八十六页，创作于2022年6月例例1 1：时钟方程：时钟方程：输出方程：输出方程：输出仅与电路现态有关，为

8、输出仅与电路现态有关，为穆尔型时序电路。穆尔型时序电路。同步时序电路的时钟方程可省去不写。同步时序电路的时钟方程可省去不写。驱动方程：驱动方程：1写写方方程程式式返回返回第十一张，PPT共八十六页，创作于2022年6月2求状态方程求状态方程JKJK触发器的特性方程：触发器的特性方程：将各触发器的驱动方程代入，即得电路的状态方程：将各触发器的驱动方程代入，即得电路的状态方程：返回返回逻辑电路现态与次态逻辑电路现态与次态的关系的关系第十二张，PPT共八十六页，创作于2022年6月3计算、列状态表计算、列状态表状态表状态表将任何一组输入变量及电路初态的取值将任何一组输入变量及电路初态的取值代入状态方

9、程和输出方程，即可算出电代入状态方程和输出方程，即可算出电路的次态和现态下的输出值，以得到的路的次态和现态下的输出值，以得到的次态作为新的初态，和这时的输入变量次态作为新的初态，和这时的输入变量取值一起再带入状态方程和输出方程进取值一起再带入状态方程和输出方程进行计算，又得到一组新的次态和输出值。行计算，又得到一组新的次态和输出值。如此继续下去，将全部的计算结果列成如此继续下去，将全部的计算结果列成真值表的形式，就得到了状态转换表。真值表的形式，就得到了状态转换表。返回返回第十三张，PPT共八十六页，创作于2022年6月3计算、列状态表计算、列状态表0 0 00 0 10 1 00 1 11

10、0 01 0 11 1 01 1 10 0 10 1 11 0 11 1 10 0 00 1 01 0 01 1 000001100返回返回第十四张，PPT共八十六页，创作于2022年6月4画状态图、时序图画状态图、时序图状态图状态图 状态图中：状态图中：“000”000”等表示电路的各个状态，箭头表示等表示电路的各个状态，箭头表示状态转换的方向，箭头上方注明状态转换前的输入变量取状态转换的方向，箭头上方注明状态转换前的输入变量取值和输出值，输入变量取值写在斜线左边，输出值写在斜值和输出值，输入变量取值写在斜线左边，输出值写在斜线右边。线右边。返回返回第十五张，PPT共八十六页，创作于2022

11、年6月5电路电路功能功能时时序序图图 每经过每经过6 6个时钟信号以后电路的状态循环变化个时钟信号以后电路的状态循环变化一次，所以这个电路具有一次，所以这个电路具有对时钟信号计数的功能对时钟信号计数的功能。是一个是一个六进制同步加法计数器六进制同步加法计数器。当对第。当对第6 6个脉冲计数个脉冲计数时，计数器又重新从时，计数器又重新从000000开始计数，并产生输出开始计数，并产生输出Y Y1 1。返回返回第十六张，PPT共八十六页，创作于2022年6月例例2 2：输出方程：输出方程：输出与输入有关，为输出与输入有关，为米利型时序电路。米利型时序电路。同步时序电路，时钟方程省去。同步时序电路，

12、时钟方程省去。驱动方程：驱动方程：1写写方方程程式式返回返回第十七张，PPT共八十六页，创作于2022年6月2求状态方程求状态方程T T触发器的特性方程：触发器的特性方程：将各触发器的驱动方程代入，即得电路的状态方程：将各触发器的驱动方程代入，即得电路的状态方程：返回返回第十八张，PPT共八十六页，创作于2022年6月3计算、列状态表计算、列状态表返回返回第十九张，PPT共八十六页，创作于2022年6月45电路电路功能功能由由状状态态图图可可以以看看出出，当当输输入入X X0 0时时，在在时时钟钟脉脉冲冲CLKCLK的的作作用用下下，电路的电路的4 4个状态按递增规律循环变化，即：个状态按递增

13、规律循环变化，即：00011011000001101100当当X X1 1时时，在在时时钟钟脉脉冲冲CLKCLK的的作作用用下下，电电路路的的4 4个个状状态态按按递递减减规律循环变化，即：规律循环变化，即：00111001000011100100所所以以：该该电电路路既既具具有有递递增增计计数数功功能能，又又具具有有递递减减计计数数功功能，是一个能，是一个2 2位二进制同步可逆计数器位二进制同步可逆计数器。画画状状态态图图、时时序序图图返回返回第二十张，PPT共八十六页，创作于2022年6月设计要设计要求求原始状原始状态图态图最简状态最简状态图图画电路画电路图图检查电路检查电路能否自启能否自

14、启动动1246时序电路的设计步骤：时序电路的设计步骤：选触发器，求时钟、输选触发器，求时钟、输出、状态、驱动方程出、状态、驱动方程5状态状态分配分配3化简化简6.3 6.3 时序电路的设计方法时序电路的设计方法返回返回第二十一张，PPT共八十六页，创作于2022年6月例例3 3：1建立原始状态图建立原始状态图设计一个按自然态序变化的设计一个按自然态序变化的7 7进制同步加法计数器，进制同步加法计数器，计数规则为逢七进一，产生一个进位输出。计数规则为逢七进一，产生一个进位输出。状态化简状态化简2状态分配状态分配3已经最简。已经最简。已是二进制状态。已是二进制状态。返回返回第二十二张，PPT共八十

15、六页，创作于2022年6月4选触发器，求时钟、输出、状态、驱动方程选触发器，求时钟、输出、状态、驱动方程由于要求采用同步方案，故时钟方程为：由于要求采用同步方案，故时钟方程为：求输出方程：求输出方程：需用需用3 3位二进制代码，选用位二进制代码，选用3 3个个CLKCLK下降沿触发的下降沿触发的JKJK触发器，分别用触发器，分别用FF0FF0、FF1FF1、FF2FF2表示。表示。选触发器：选触发器：求时钟方程：求时钟方程：返回返回第二十三张，PPT共八十六页，创作于2022年6月求求状状态态方方程程不化简，以便使之与不化简，以便使之与JKJK触发器的特性方程的形式一致。触发器的特性方程的形式

16、一致。返回返回第二十四张，PPT共八十六页，创作于2022年6月比较，得驱动方程：比较，得驱动方程：电电路路图图5返回返回第二十五张，PPT共八十六页，创作于2022年6月检查电路能否自启动检查电路能否自启动6将无效状态将无效状态111111代入状态方程计算：代入状态方程计算：可见可见111111的次态为有效状态的次态为有效状态000000，电路能够自启动。，电路能够自启动。返回返回检查无效状态的次态检查无效状态的次态是否为有效状态循环是否为有效状态循环中的某一种中的某一种。方法：方法：第二十六张，PPT共八十六页，创作于2022年6月例例4 4：设设计计一一个个串串行行数数据据检检测测电电路

17、路，当当连连续续输输入入3 3个个或或3 3个个以以上上1 1时时，电电路路的的输输出出为为1 1，其其它它情情况况下下输输出出为为0 0。如如：输输入入X X101100111011110101100111011110 输出输出Y Y0000000010001100000000010001101建立原始状态图建立原始状态图S0S1S2S3v设电路开始处于初始状态为设电路开始处于初始状态为S S0 0。v第一次输入第一次输入1 1时，由状态时，由状态S S0 0转入状转入状态态S S1 1，并输出，并输出0 0；1/0X/Yv若继续输入若继续输入1 1，由状态，由状态S S1 1转入状态转入状

18、态S S2 2，并输出，并输出0 0；1/0v如果仍接着输入如果仍接着输入1 1，由状态，由状态S S2 2转入转入状态状态S S3 3，并输出，并输出1 1；1/1v此后若继续输入此后若继续输入1 1，电路仍停，电路仍停留在状态留在状态S S3 3，并输出，并输出1 1。1/1 电路无论处在什么状态，电路无论处在什么状态，只要输入只要输入0 0，都应回到初始状态，都应回到初始状态，并输出并输出0 0，以便重新计数。，以便重新计数。0/00/00/00/0返回返回第二十七张，PPT共八十六页，创作于2022年6月 原原始始状状态态图图中中，凡凡是是在在输输入入相相同同时时，输输出出相相同同、要

19、要转转换换到到的的次次态态也也相相同同的的状状态态，称称为为等等价价状状态态。状状态态化化简简就就是是将将多多个个等等价价状状态态合合并并成成一一个个状状态，把多余的状态都去掉，从而得到最简的状态图。态，把多余的状态都去掉，从而得到最简的状态图。状态化简状态化简2状态分配状态分配3 所得原始状态图中，状态所得原始状态图中，状态S S2 2和和S S3 3等价。因为它们在输入为等价。因为它们在输入为1 1时输出都时输出都为为1 1，且都转换到次态，且都转换到次态S S3 3；在输入为；在输入为0 0时输出都为时输出都为0 0，且都转换到次态，且都转换到次态S S0 0。所。所以它们可以合并为一个

20、状态，合并后的状态用以它们可以合并为一个状态，合并后的状态用S S2 2表示。表示。S0=00S1=01S2=10返回返回第二十八张，PPT共八十六页，创作于2022年6月4选触发器，求时钟、输出、状态、驱动方程选触发器，求时钟、输出、状态、驱动方程 需需用用2 2位位二二进进制制代代码码，选选用用2 2个个CLKCLK下下降降沿沿触触发发的的JKJK触触发发器，分别用器，分别用FFFF0 0、FFFF1 1表示。采用表示。采用同步方案同步方案，即取：，即取：输输出出方方程程状状态态方方程程返回返回第二十九张，PPT共八十六页，创作于2022年6月比较，得驱动方程：比较，得驱动方程：电电路路图

21、图5检查电路能否自启动检查电路能否自启动6将无效状态将无效状态1111代入输出方代入输出方程和状态方程计算：程和状态方程计算：电路能够自启电路能够自启动。动。返回返回第三十张，PPT共八十六页，创作于2022年6月本节小结本节小结v 时时序序电电路路的的特特点点是是：在在任任何何时时刻刻的的输输出出不不仅仅和和输输入入有有关关，而而且且还还决决定定于于电电路路原原来来的的状状态态。为为了了记记忆忆电电路路的的状状态态，时时序序电电路路必必须须包包含含有有存存储储电电路路。存存储储电电路路通通常常以以触触发发器器为为基基本本单单元电路构成。元电路构成。v 时时序序电电路路可可分分为为同同步步时时

22、序序电电路路和和异异步步时时序序电电路路两两类类。它它们们的的主主要要区区别别是是，前前者者的的所所有有触触发发器器受受同同一一时时钟钟脉脉冲冲控控制制，而而后后者者的的各各触触发器则受发器则受不同的脉冲源控制不同的脉冲源控制。v 时时序序电电路路的的逻逻辑辑功功能能可可用用逻逻辑辑图图、状状态态方方程程、状状态态表表、卡卡诺诺图图、状状态态图图和和时时序序图图等等6 6种种方方法法来来描描述述，它它们们在在本本质质上上是是相相通通的的，可以互相转换。可以互相转换。v 时序电路的时序电路的分析分析，就是由逻辑图到状态图的转换；而时序电路，就是由逻辑图到状态图的转换；而时序电路的的设计设计，在画

23、出状态图后，其余就是由状态图到逻辑图的转换。，在画出状态图后，其余就是由状态图到逻辑图的转换。返回返回第三十一张，PPT共八十六页，创作于2022年6月6.4 6.4 若干常用的时序逻辑电路若干常用的时序逻辑电路返回返回v寄存器和移位寄存器寄存器和移位寄存器v计数器计数器v顺序脉冲发生器顺序脉冲发生器(了解了解)v序列信号发生器序列信号发生器(了解了解)第三十二张，PPT共八十六页，创作于2022年6月6.4.1 6.4.1 寄存器和移位寄存器寄存器和移位寄存器返回返回 在数字电路中，用来存放二进制数据或代码的电路在数字电路中，用来存放二进制数据或代码的电路称为称为寄存器寄存器。寄寄存存器器是

24、是由由具具有有存存储储功功能能的的触触发发器器组组合合起起来来构构成成的的。一一个个触触发发器器可可以以存存储储1 1位位二二进进制制代代码码，存存放放n n位二进制代码的寄存器，需用位二进制代码的寄存器，需用n n个触发器来构成。个触发器来构成。第三十三张，PPT共八十六页，创作于2022年6月 按按照照功功能能的的不不同同，可可将将寄寄存存器器分分为为基基本本寄寄存存器器和和移移位位寄存器寄存器两大类。两大类。v基基本本寄寄存存器器只只能能并并行行送送入入数数据据，需需要要时时也也只只能能并并行行输输出。出。v移移位位寄寄存存器器中中的的数数据据可可以以在在移移位位脉脉冲冲作作用用下下依依

25、次次逐逐位位右右移移或或左左移移，数数据据既既可可以以并并行行输输入入、并并行行输输出出，也也可可以以串串行行输输入入、串串行行输输出出，还还可可以以并并行行输输入入、串串行行输输出出，串串行行输输入入、并并行行输输出，十分灵活，用途也很广。出，十分灵活，用途也很广。返回返回第三十四张，PPT共八十六页，创作于2022年6月一、基本寄存器一、基本寄存器1 1、单拍工作方式基本寄存器、单拍工作方式基本寄存器 无论寄存器中原来的内容是什么，只要送数控制时钟脉冲无论寄存器中原来的内容是什么，只要送数控制时钟脉冲CLKCLK上升沿到来，加在并行数据输入端的数据上升沿到来，加在并行数据输入端的数据D D

26、0 0D D3 3，就立即被送入，就立即被送入寄存器中，即有：寄存器中，即有：返回返回第三十五张，PPT共八十六页，创作于2022年6月2 2、双拍工作方式基本寄存器、双拍工作方式基本寄存器（1 1）清零。）清零。CR=0CR=0，异步清零。即有：，异步清零。即有：（2 2）送数。）送数。CR=1CR=1时，时，CLKCLK上升沿送数。即有：上升沿送数。即有：（3 3）保保持持。在在CR=1CR=1、CLKCLK上上升升沿沿以以外外时时间间，寄寄存存器器内内容容将将保持不变。保持不变。返回返回第三十六张，PPT共八十六页，创作于2022年6月二、移位寄存器二、移位寄存器1 1、单向移位寄存器、

27、单向移位寄存器并行输出并行输出4 4位右移位右移移位寄存器移位寄存器时钟方程：时钟方程：驱动方程：驱动方程：状态方程：状态方程：返回返回第三十七张，PPT共八十六页，创作于2022年6月 因为从因为从CLKCLK上升沿到达开始到输出端新状态的建立需要经过一上升沿到达开始到输出端新状态的建立需要经过一段段传输延迟时间传输延迟时间，所以当，所以当CLKCLK的上升沿同时作用于所有触发器时，他们的上升沿同时作用于所有触发器时，他们输入端输入端(D(D端端)的状态还没来得及改变。于是的状态还没来得及改变。于是FFFF1 1按按Q Q0 0原来的状态翻转，原来的状态翻转，FFFF2 2按按Q Q1 1原

28、来的状态翻转，原来的状态翻转，FFFF3 3按按Q Q2 2原来的状态翻转。同时，加到寄原来的状态翻转。同时，加到寄存器输入端存器输入端D D0 0的代码的代码D Di存入存入FFFF0 0。总的效果相当于移位寄存器里原有的代码依次右移了总的效果相当于移位寄存器里原有的代码依次右移了1 1位。位。返回返回第三十八张，PPT共八十六页，创作于2022年6月返回返回第三十九张，PPT共八十六页，创作于2022年6月并行输出并行输出4 4位左移位左移移位寄存器移位寄存器时钟方程：时钟方程：驱动方程：驱动方程：状态方程：状态方程：返回返回第四十张，PPT共八十六页，创作于2022年6月返回返回第四十一

29、张，PPT共八十六页，创作于2022年6月单向移位寄存器具有以下主要特点：单向移位寄存器具有以下主要特点：(1)(1)单单向向移移位位寄寄存存器器中中的的数数码码，在在CLKCLK脉脉冲冲操操作作下下，可可以依次以依次右移或左移右移或左移。(2)(2)n n位位单单向向移移位位寄寄存存器器可可以以寄寄存存n n位位二二进进制制代代码码。n n个个CLKCLK脉脉冲冲即即可可完完成成串串行行输输入入工工作作，此此后后可可从从Q Q0 0Q Qn-n-1 1端端获获得得并并行行的的n n位位二二进进制制数数码码，再再用用n n个个CLKCLK脉脉冲冲又又可实现串行输出操作。可实现串行输出操作。(3

30、)(3)若若串串行行输输入入端端状状态态为为0 0，则则n n个个CLKCLK脉脉冲冲后后，寄寄存存器便被清零。器便被清零。返回返回第四十二张，PPT共八十六页，创作于2022年6月vM=0M=0时右移时右移vM=1M=1时左移时左移2 2、双向移位寄存器、双向移位寄存器返回返回第四十三张，PPT共八十六页，创作于2022年6月3 3、集成双向移位寄存器、集成双向移位寄存器74LS19474LS194返回返回D DSRSR数据右移串行输入端数据右移串行输入端D DSLSL数据左移串行输入端数据左移串行输入端D D0 0D D3 3数据并行输入端数据并行输入端Q Q0 0Q Q3 3数据并行输出

31、端数据并行输出端M M0 0,M,M1 1工作状态控制端工作状态控制端CLKCLK时钟信号输入端时钟信号输入端CRCR异步清零端异步清零端第四十四张，PPT共八十六页，创作于2022年6月返回返回双向移位寄存器双向移位寄存器74LS19474LS194的功能表的功能表第四十五张，PPT共八十六页，创作于2022年6月本节小结本节小结寄寄存存器器是是用用来来存存放放二二进进制制数数据据或或代代码码的的电电路路，是是一一种种基基本本时时序序电电路路。任任何何现现代代数数字字系系统统都都必必须须把把需需要要处处理理的数据和代码先寄存起来，以便随时取用。的数据和代码先寄存起来，以便随时取用。寄存器分为

32、寄存器分为基本寄存器基本寄存器和和移位寄存器移位寄存器两大类。两大类。v基本寄存器的数据只能基本寄存器的数据只能并行输入并行输入、并行输出并行输出。v移移位位寄寄存存器器中中的的数数据据可可以以在在移移位位脉脉冲冲作作用用下下依依次次逐逐位位右右移移或或左左移移，数数据据可可以以并并行行输输入入、并并行行输输出出，串串行行输输入入、串串行行输输出出，并并行行输输入入、串串行行输输出出，串串行行输输入入、并并行输出。行输出。返回返回第四十六张，PPT共八十六页，创作于2022年6月6.4.2 6.4.2 计数器计数器v 二进制计数器二进制计数器v 十进制计数器十进制计数器v N N进制计数器进制

33、计数器(了解了解)返回返回第四十七张，PPT共八十六页，创作于2022年6月 在数字电路中，能够在数字电路中，能够记忆输入脉冲个数的电路记忆输入脉冲个数的电路称为称为计数器计数器。计计数数器器二进制计数器二进制计数器十进制计数器十进制计数器N N进制计数器进制计数器加法计数器加法计数器同步计数器同步计数器异步计数器异步计数器减法计数器减法计数器可逆计数器可逆计数器加法计数器加法计数器减法计数器减法计数器可逆计数器可逆计数器二进制计数器二进制计数器十进制计数器十进制计数器N N进制计数器进制计数器返回返回第四十八张，PPT共八十六页，创作于2022年6月一、二进制计数器一、二进制计数器1 1、二

34、进制同步计数器、二进制同步计数器3位二进制同步加法计数器位二进制同步加法计数器 选用选用3 3个个CLKCLK下降沿触发的下降沿触发的JKJK触发器，分别用触发器，分别用FFFF0 0、FFFF1 1、FFFF2 2表示。表示。状状态态图图输出方程：输出方程：时钟方程：时钟方程：返回返回第四十九张，PPT共八十六页，创作于2022年6月时时序序图图FFFF0 0每输入一个时钟每输入一个时钟脉冲翻转一次脉冲翻转一次FFFF1 1在在Q Q0 0=1=1时，在下一个时，在下一个CLKCLK触发触发沿到来时翻转。沿到来时翻转。FFFF2 2在在Q Q0 0=Q=Q1 1=1=1时，在下一个时，在下一

35、个CLKCLK触触发沿到来时翻转。发沿到来时翻转。返回返回第五十张，PPT共八十六页，创作于2022年6月电路图电路图 由于没有无效状态，由于没有无效状态，电路能自启动。电路能自启动。推广到推广到n n位位二进制同二进制同步加法计步加法计数器数器驱动方程驱动方程输出方程输出方程返回返回第五十一张，PPT共八十六页，创作于2022年6月3位二进制同步减法计数器位二进制同步减法计数器 选用选用3 3个个CLKCLK下降沿触发的下降沿触发的JKJK触发器，分别用触发器，分别用FFFF0 0、FFFF1 1、FFFF2 2表示。表示。状状态态图图输出方程：输出方程：时钟方程：时钟方程：返回返回第五十二

36、张，PPT共八十六页，创作于2022年6月时时序序图图FFFF0 0每输入一个时钟每输入一个时钟脉冲翻转一次脉冲翻转一次FFFF1 1在在Q Q0 0=0=0时，在下一个时，在下一个CLKCLK触发沿到来时翻转。触发沿到来时翻转。FFFF2 2在在Q Q0 0=Q=Q1 1=0=0时，在下一个时，在下一个CLKCLK触发沿到来时翻转。触发沿到来时翻转。返回返回第五十三张，PPT共八十六页，创作于2022年6月电路图电路图 由于没有无效状态，由于没有无效状态，电路能自启动。电路能自启动。推广到推广到n n位位二进制同步二进制同步减法计数器减法计数器驱动方程驱动方程输出方程输出方程返回返回第五十四

37、张，PPT共八十六页，创作于2022年6月3 3位二进制同步可逆计数器位二进制同步可逆计数器输出方程输出方程返回返回设用设用U/DU/D表示加减控制信号，且表示加减控制信号，且U/DU/D0 0时时作加计数作加计数，U/D U/D 1 1时时作减计数作减计数，则把二进制同步加法计数器的驱动方程和，则把二进制同步加法计数器的驱动方程和U/DU/D相与，相与，把减法计数器的驱动方程和把减法计数器的驱动方程和U/DU/D相与，再把二者相加，便可得相与，再把二者相加，便可得到二进制同步可逆计数器的驱动方程。到二进制同步可逆计数器的驱动方程。第五十五张，PPT共八十六页，创作于2022年6月电路图电路图

38、返回返回第五十六张，PPT共八十六页，创作于2022年6月4 4位集成二进制同步加法计数器位集成二进制同步加法计数器74LS16174LS161CR=0CR=0时异步清零。时异步清零。CR=1CR=1、LD=0LD=0时同步置数。时同步置数。CR=LD=1CR=LD=1且且CTCTT T=CT=CTP P=1=1时，按照时，按照4 4位自然二进制码进行同步位自然二进制码进行同步二进制计数。二进制计数。CR=LD=1CR=LD=1且且CTCTT TCTCTP P=0=0时，计数器状态保持不变。时，计数器状态保持不变。返回返回第五十七张，PPT共八十六页，创作于2022年6月双双4 4位集成二进制

39、同步加法计数器位集成二进制同步加法计数器CC4520CC4520CR=1CR=1时，异步清零。时，异步清零。CR=0CR=0、EN=1EN=1时，在时，在CLKCLK脉冲上升沿脉冲上升沿作用下进行加法计数。作用下进行加法计数。CR=0CR=0、CLK=0CLK=0时，在时，在ENEN脉冲下降沿脉冲下降沿作用下进行加法计数。作用下进行加法计数。CR=0CR=0、EN=0EN=0或或CR=0CR=0、CLK=1CLK=1时，计数器状态保持不变。时，计数器状态保持不变。返回返回第五十八张，PPT共八十六页，创作于2022年6月4 4位集成二进制同步可逆计数器位集成二进制同步可逆计数器74LS1917

40、4LS191U/DU/D是加减计数控制端；是加减计数控制端；CTCT是使能端；是使能端；LDLD是异步置数控制端；是异步置数控制端；D D0 0D D3 3是并行数据输入端；是并行数据输入端；Q Q0 0Q Q3 3是计数器状态输出端；是计数器状态输出端；CO/BOCO/BO是是进位借位信号输出端；进位借位信号输出端；RCRC是多个芯片级联时级间串行计数使能是多个芯片级联时级间串行计数使能端，端，CTCT0 0，CO/BOCO/BO1 1时，时，RCRCCLKCLK，由，由RCRC端产生的输出进位脉端产生的输出进位脉冲的波形与输入计数脉冲的波形相同。冲的波形与输入计数脉冲的波形相同。返回返回第

41、五十九张，PPT共八十六页，创作于2022年6月4 4位集成二进制同步可逆计数器位集成二进制同步可逆计数器74LS19374LS193CRCR是异步清零端，高电平有效；是异步清零端，高电平有效；LDLD是异步置数端，低电平有效；是异步置数端，低电平有效；CLKCLKU U是加法计数脉冲输入端；是加法计数脉冲输入端；CLKCLKD D是减法计数脉冲输入端；是减法计数脉冲输入端；D D0 0D D3 3是并行数据输入端；是并行数据输入端；Q Q0 0Q Q3 3是计数器状态输出端；是计数器状态输出端；COCO是进位脉是进位脉冲输出端；冲输出端；BOBO是借位脉冲输出端；多个是借位脉冲输出端；多个7

42、4LS19374LS193级联时，只要把级联时，只要把低位的低位的COCO端、端、BOBO端分别与高位的端分别与高位的CLKCLKU U、CLKCLKD D连接起来，各个芯片连接起来，各个芯片的的CRCR端连接在一起，端连接在一起，LDLD端连接在一起，就可以了。端连接在一起，就可以了。返回返回第六十张，PPT共八十六页，创作于2022年6月2 2、二进制异步计数器、二进制异步计数器(各触发器不是同步翻转各触发器不是同步翻转)3 3位二进制异步加法计数器位二进制异步加法计数器状状态态图图 选用选用3 3个个CLKCLK下降沿触发的下降沿触发的JKJK触发器，分别用触发器，分别用FFFF0 0、

43、FFFF1 1、FFFF2 2表示。表示。输出方程：输出方程：返回返回第六十一张，PPT共八十六页，创作于2022年6月时钟方程：时钟方程：时时序序图图FFFF0 0每输入一个时钟脉每输入一个时钟脉冲翻转一次，冲翻转一次，FFFF1 1在在Q Q0 0由由1 1变变0 0时翻转，时翻转，FFFF2 2在在Q Q1 1由由1 1变变0 0时翻转。时翻转。返回返回第六十二张，PPT共八十六页，创作于2022年6月 3 3个个JKJK触发器都是在需要翻转时就有下降沿，不需要翻触发器都是在需要翻转时就有下降沿，不需要翻转时没有下降沿，所以转时没有下降沿，所以3 3个触发器的驱动方程如下：个触发器的驱动

44、方程如下：驱动方程：驱动方程：电路图电路图:返回返回第六十三张，PPT共八十六页，创作于2022年6月3 3位二进制异步减法计数器位二进制异步减法计数器状状态态图图 选用选用3 3个个CLKCLK下降沿触发的下降沿触发的JKJK触发器，分别用触发器，分别用FFFF0 0、FFFF1 1、FFFF2 2表示。表示。输出方程：输出方程：返回返回第六十四张，PPT共八十六页，创作于2022年6月时钟方程：时钟方程：时时序序图图FFFF0 0每输入一个时钟脉每输入一个时钟脉冲翻转一次，冲翻转一次，FFFF1 1在在Q Q0 0由由0 0变变1 1时翻转，时翻转，FFFF2 2在在Q Q1 1由由0 0

45、变变1 1时翻转。时翻转。返回返回第六十五张，PPT共八十六页，创作于2022年6月 3 3个个JKJK触发器都是在需要翻转时就有下降沿，不需要翻转触发器都是在需要翻转时就有下降沿，不需要翻转时没有下降沿，所以时没有下降沿，所以3 3个触发器的驱动方程如下：个触发器的驱动方程如下：驱动方程：驱动方程：电路图电路图返回返回第六十六张，PPT共八十六页，创作于2022年6月二进制异步计数器级间二进制异步计数器级间连接规律连接规律返回返回第六十七张，PPT共八十六页，创作于2022年6月4 4位集成二进制异步加法计数器位集成二进制异步加法计数器74LS19774LS197CR=0CR=0时时异步清零

46、异步清零。CR=1CR=1、CT/LD=0CT/LD=0时时异步置数异步置数。CR=CT/LD=1CR=CT/LD=1时，时，异步加法计数异步加法计数。若将输入时钟脉冲若将输入时钟脉冲CLKCLK加在加在CLKCLK0 0端、把端、把Q Q0 0与与CLKCLK1 1连接起来，则构成连接起来，则构成4 4位二进制即位二进制即1616进制异步进制异步加法计数器。加法计数器。若将若将CLKCLK加在加在CLKCLK1 1端，则构成端，则构成3 3位二进制即位二进制即8 8进制计进制计数器，数器，FFFF0 0不工作。不工作。如果只将如果只将CLKCLK加在加在CLKCLK0 0端，端，CLKCLK

47、1 1接接0 0或或1 1，则形，则形成成1 1位二进制即二进制计数器。位二进制即二进制计数器。返回返回第六十八张，PPT共八十六页，创作于2022年6月 选用选用4 4个个CLKCLK下降沿触发下降沿触发的的JKJK触发器，分别用触发器，分别用FFFF0 0、FFFF1 1、FFFF2 2、FFFF3 3表示。表示。1 1、十进制同步计数器、十进制同步计数器状状态态图图输出方程：输出方程：时钟方程：时钟方程：二、十进制计数器二、十进制计数器返回返回十进制同步加法计数器十进制同步加法计数器第六十九张，PPT共八十六页，创作于2022年6月状态方程状态方程第七十张，PPT共八十六页，创作于202

48、2年6月电路图电路图比较，得驱动方程：比较，得驱动方程：将将无无效效状状态态1010101011111111分分别别代代入入状状态态方方程程进进行行计计算算，可可以以验验证证在在CLKCLK脉冲作用下都能回到有效状态，电路能够自启动。脉冲作用下都能回到有效状态，电路能够自启动。返回返回第七十一张，PPT共八十六页，创作于2022年6月十进制同步减法计数器十进制同步减法计数器 选用选用4 4个个CLKCLK下降沿触发的下降沿触发的JKJK触发器，分别用触发器，分别用FFFF0 0、FFFF1 1、FFFF2 2、FFFF3 3表示。表示。状状态态图图输出方程：输出方程：时钟方程：时钟方程：返回返

49、回第七十二张，PPT共八十六页，创作于2022年6月状态方程状态方程次次态态卡卡诺诺图图第七十三张，PPT共八十六页，创作于2022年6月比较，得驱动方程：比较，得驱动方程：将将无无效效状状态态1010101011111111分分别别代代入入状状态态方方程程进进行行计计算算，可可以以验验证证在在CLKCLK脉冲作用下都能回到有效状态，电路能够自启动。脉冲作用下都能回到有效状态，电路能够自启动。电路图电路图返回返回第七十四张，PPT共八十六页，创作于2022年6月十进制同步可逆计数器十进制同步可逆计数器集成十进制同步计数器集成十进制同步计数器 集集成成十十进进制制同同步步加加法法计计数数器器74

50、16074160、7416274162的的引引脚脚排排列列图图、逻逻辑辑功功能能示示意意图图与与7416174161、7416374163相相同同，不不同同的的是是，7416074160和和7416274162是是十十进进制制同同步步加加法法计计数数器器，而而7416174161和和7416374163是是4 4位二进制（位二进制（1616进制）同步加法计数器进制）同步加法计数器。把前面介绍的十进制加法计数器和十进制减法把前面介绍的十进制加法计数器和十进制减法计数器用与或门组合起来，并用计数器用与或门组合起来，并用U/DU/D作为加减控制作为加减控制信号，即可获得十进制同步可逆计数器。信号，即