毕业设计（论文）-SerDes接收器单粒子瞬态效应分析及加固技术研究(74页).doc

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1、-毕业设计（论文）-SerDes接收器单粒子瞬态效应分析及加固技术研究-第 57 页SerDes接收器单粒子瞬态效应分析及加固技术研究 目 录摘 要iAbstractiii第一章 绪论11.1 课题研究背景11.1.1 高速通信发展和SerDes的广泛应用11.1.2 空间单粒子效应及单粒子瞬态问题日益突出31.1.3 SerDes的单粒子瞬态效应及对系统的影响51.2 国内外研究的现状和不足61.2.1 关于SerDes接收器的研究现状61.2.2 关于SerDes接收器研究的不足71.3 本文主要研究内容81.4 本文组织结构9第二章 SerDes接收器概述112.1 Serdes接收器基

2、本结构112.2 CDR的各种结构112.2.1 基于PLL型CDR122.2.2 基于DLL型CDR132.2.3 基于相位插值（PI）型CDR142.2.4 基于注入锁定型CDR142.2.5 基于过采样型CDR152.5 本章小结16第三章 基于脉冲激光的SerDes单粒子瞬态敏感性实验及分析183.1 脉冲激光模拟重离子原理及实验系统183.1.1 脉冲激光模拟重离子原理183.1.2 脉冲激光单粒子测试的特性193.1.3 国内外研究状况203.1.4 脉冲激光实验系统简介213.2 SerDes的脉冲激光实验准备213.2.1 样品的备制213.2.2 纳米级电路的激光实验方法22

3、3.3 SerDes接收器的单粒子瞬态效应敏感性结果及分析253.3.1 被测系统介绍253.3.2 测试流程263.3.3 测试结果273.4 本章小结31第四章 CDR单粒子敏感性的系统级分析及加固324.1 CDR的MATLAB建模324.1.1 MATLAB简介324.1.2 一阶和二阶CDR介绍334.1.3 CDR的抖动和线性度的定义和影响因素364.1.4 CDR的相位模型建模和全系统模型建模374.2 对CDR的数字脉冲注入及分析404.2.1 数字脉冲模拟单粒子建模404.2.2 DEMUX和VOTER的脉冲注入模拟及结果414.2.3循环累加器的脉冲注入模拟及结果414.2

4、.4饱和累加器的脉冲注入模拟464.2.5 结论494.3 CDR的加固技术494.3.1 状态回退技术简介494.3.2 CDR的状态回退加固504.4 本章小结51第五章 相位插值器和高速采样器的单粒子敏感性分析及加固技术525.1 相位插值器的单粒子敏感性分析及加固525.1.1 相位插值器的单粒子敏感性分析525.1.2关态栅隔离加固技术595.1.3时钟输入管的电荷共享版图加固技术675.2 高速采样器的单粒子敏感性分析及加固685.2.1 高速采样器介绍685.2.2 高速采样器的单粒子敏感性分析705.2.3单粒子敏感性结论745.2.4 平衡管(BGT)加固技术755.3 本章

5、小结76第六章 加固SerDes接收器的测试芯片设计和测试776.1 测试芯片整体设计776.2 测试方案79第七章 结束语817.1 工作总结817.2 工作展望82致 谢83参考文献85作者在学期间取得的学术成果95表 目 录表1. 1 常用高速串行协议及应用2表2. 1 各种CDR的比较15表3. 1 SerDes接收器激光测试结果28表4. 1 循环累加器高两位受到轰击时的变化43表5. 1 XM10,XM11,NM6详细信息54表5. 2 粒子轰击时刻列表56表5. 3 漏极收集的电荷量65表5. 4 传统共质心和类共质心版图对比68表5. 5 动态比较器晶体管的尺寸69表5. 6

6、不同时刻轰击N1的正确性 (预充阶段，LET10)71表5. 7 轰击N1，N3，N4的正确性(预充阶段，540ps)72表5. 8 不同LET下的轰击N1的正确性72表5. 9 不同LET值下的正确性 (预充阶段，540ps)73表5. 10 单粒子轰击下的反应类型74表5. 11 不同LET下有/无BGT的正确性75表5. 12 不同轰击时刻下有/无BGT的正确性76表6. 1 锁相环后仿抖动结果78图 目 录图1. 1 差分传输数据速率的需求（ITRS roadmap predication）1图1. 2 高速串行协议层次3图1. 3 SesDes的基本组成3图2. 1 Serdes接收

7、器基本结构11图2. 2 CDR对数据和时钟的重定时12图2. 3 基于PLL型CDR6612图2. 4 部分数字化实现的基于PLL的CDR13图2. 5 基于DLL型CDR的结构13图2. 6 基于相位插值型CDR的结构14图2. 7 基于注入锁定型CDR14图2. 8 基于过采样型CDR的结构15图2. 9 模拟电路的设计要素16图3. 1 漏斗效应示意图18图3. 2 SPA和TPA在粒子入射路径上的能量分布7819图3. 3 脉冲激光单粒子效应试验系统组成示意图21图3. 4 可见光和近红外光在硅中的穿透深度9322图3. 5 背部辐照的一般聚焦方法23图3. 6 不同深度下SRAM中

8、SEU的产生速率24图3. 7 管壳基板的bump和焊盘示意图（局部）24图3. 8 DUT板与微动平台之间的倾角及较正25图3. 9 SoC芯片组成示意图26图3. 10 4通道SerDes版图布局示意图26图3. 11 SerDes单粒子效应检测程序的流程27图3. 12 接收器版图位置示意图30图4. 1 一阶时钟恢复系统的小信号结构图33图4. 2 一阶时钟数据恢复系统的结构示意图33图4. 3 固定的频率偏移34图4. 4 二阶时钟恢复系统的结构示意图34图4. 5 CDR的传递函数模型34图4. 6 Jitter Transfer曲线35图4. 7 CDR时域模型35图4. 8 C

9、DR 抖动函数的特性36图4. 9 CDR的FSM建模37图4. 10 相位模型顶层示意图38图4. 11 常数相角和重复斜坡函数相角38图4. 12 顶层测试激励39图4. 13 次层模型39图4. 14 Edge_Detecter模块模型40图4. 15 early和late比较原理40图4. 16 数字脉冲模拟单粒子的MATLAB实现41图4. 17 输入相角为0.2，无脉冲注入下的FSM稳定过程42图4. 18 输入相角为0.2，无脉冲注入下的恢复时钟的眼图42图4. 19 输入相角为0.8时，脉冲注入下的稳定过程43图4. 20 归一化相角及其互补相角43图4. 21 3种case下

10、的重新锁定波形44图4. 22 锁定时长相等的情况45图4. 23 输入为斜坡函数时的锁定过程（轰击后锁定到互补相位）（循环累加器受轰击）45图4. 24 输入为斜坡函数时的锁定过程（轰击后锁定到初始相位）（循环累加器受轰击）46图4. 25 不同数字脉冲注入下的眼图46图4. 26 饱和累加器的数字脉冲注入47图4. 27 反馈相角的波形（饱和累加器受轰击）47图4. 28 输入为斜坡函数时的锁定过程（饱和累加器受轰击）48图4. 29 CDR全系统波形和眼图（512注入饱和累加器）48图4. 30 CDR全系统波形和眼图（2048注入饱和累加器）49图4. 31 CDR全系统波形和眼图（3

11、072注入饱和累加器）49图4. 32 状态回退实现示意图50图4. 33 回退判断流程50图4. 34 状态回退技术使用前后的眼图对比51图5. 1 PI插值原理52图5. 2 PI结构简图53图5. 3 PI插值器+CML2CMOS 电路图53图5. 4 TCAD器件模型54图5. 5 混合模拟激励的示意图54图5. 6 LET30轰击XM10的结果波形55图5. 7 不同LET值下的轰击结果对比56图5. 8 不同轰击时刻的轰击结果对比56图5. 9 XM10和XM11的三端静态电压57图5. 10 开态管XM11和关态管XM10轰击的效果对比（LET30）57图5. 11 时钟输入管N

12、M6和关态管XM10轰击的效果对比（LET30）58图5. 12 电流泄放通路示意图58图5. 13 传统STI隔离和关态栅隔离的版图示意图59图5. 14 利用关态栅隔离技术的反相器链NMOS及TCAD混合模拟结果 9460图5. 15 差分放大器中共模分量和差模分量的分解61图5. 16 普通版图62图5. 17 与传统版图对应的器件结构62图5. 18 DCC版图布局及器件结构图62图5. 19 使用关态栅隔离技术的版图布局和器件结构63图5. 20 组1中漏极的电流/电荷曲线64图5. 21 电离电荷的扩散方向64图5. 22 组2中漏极的电流/电荷曲线65图5. 23 插值相位的变化

13、66图5. 24 时钟输入管电路图67图5. 25 传统的共质心版图排列示意图68图5. 26 加强电荷共享的类共质心版图排列示意图68图5. 27 动态比较器的电路结构69图5. 28 预充阶段粒子轰击导致的错误70图5. 29 N1的建模和混合模拟电路70图5. 30 轰击P5，N1的电压曲线（预充阶段，LET15）71图5. 31 轰击N1，N3，N4的电压曲线（预充阶段，LET15）72图5. 32 轰击N5的电压曲线（预充阶段，LET20）73图5. 33 轰击P5的电压曲线（预充阶段，LET15）73图5. 34 轰击P5的电压曲线(求值阶段，LET15)74图5. 35 带BTG

14、的动态比较器75图6. 1 测试芯片结构示意图77图6. 2 PLL设计结构示意图77图6. 3 PLL设计版图78图6. 4 CTLE电路结构和仿真结果78图6. 5 PI和I.DAC的设计版图79图6. 6 高速采样器版图79图6. 7 输出buffer版图79图6. 8 测试环境的建立80缩略语SerDes：Serializer-Deserializer，串行解串器BER：Bit Error Ratio，误码率PI：Phase Interpolator (interpolating)，相位插值PLL：Phase-Locked Loop，锁相环CP：Charge Pump，电荷泵LF： L

15、oop-filter, Low Frequency，环路滤波器DAC： Digital-to-Analog Converter，数模转换器DEMUX： Demultiplexer，分接器DFE： Decision Feedback Equalizer，判决反馈均衡器DLL ：Delay-Locked Loop，延迟锁相环DLP：Digital Loop-filter，数字低通滤波器FSM：Finite State Machine，有限状态机FIFO：First-in, First-out，先进先出CML：Current-mode Logic，电流模逻辑I.DAC： Current Output

16、 DAC，电流型数模转换器IC： Integrated circuit，集成电路LPF：Low-Pass Filter，低通滤波器MUX：Multiplexer，选择器NRZ：Non-Return to Zero，非归零编码PD：Phase Detector，鉴相器PFD：Phase and Frequency Detector，鉴相器PCI：Peripheral Component Interconnect，外部设备互联SATA：Serial Advanced Technology AttachmentSFI-5：SerDes Framer Interface, a backplane sp

17、ecificationSoC：System-On-Chip 片上系统UI：Unit Interval，单位间隔VCO：Voltage-Controlled oscillator，压控振荡器CMOS：Complementary Metal Oxide Semiconductor，互补金属氧化物半导体NMOS：N-Channel Metal Oxide Semiconductor FET，N沟道金属氧化物半导体场效应晶体管TMR：Triple Module Redundancy，三模冗余DNW：Deep N+ Well，N+深阱DW：Dual-Well，双阱LET：Linear Energy Tr

18、ansfer，线性能量传输 MCU：Multiple Cell Upset，多位翻转MOSFET：Metal Oxide Semiconductor Field Effect Transistor，金属氧化物半导体场效应晶体管N-hit：NMOS-hit，轰击NMOSP-hit：PMOS-hit，轰击PMOSPMOS：P-Channel Metal Oxide Semiconductor FET，P沟道金属氧化物半导体场效应晶体管 RHBD：Radiation Hardened By Design，抗辐照设计加固SE：Single Event，单粒子/单粒子事件SEB：Single Event

19、 Burnout，单粒子烧毁SEE：Single Event Effect，单粒子效应SEDT：Single Event Double Transient，单粒子双瞬态SEFI：Single Event Function Interrupt，单粒子功能中断SEGR：Single Event Gate Rupture，单粒子栅穿SPDD：Single Particle Displacement Damage，单粒子位移损伤SEMT：Single Event Multiple Transient，单粒子多瞬态SEL：Single Event Latchup，单粒子闩锁SEU：Single Even

20、t Upset，单粒子翻转SER：Soft Error Rate，软错误率SET：Single Event Transient，单粒子瞬态SEST：Single Event Single Transient，单粒子单瞬态SETT：Single Event Triple Transient，单粒子三瞬态SIDNW：Selectively Implanted Deep N Well，选择性注入N+深阱SOI：Silicon On Insulator，绝缘体上硅SPICE：Simulation Program with Integrated Circuit Emphasis，电路级模拟程序SRAM：

21、Static Random Access Memory，静态随机存取存储器STI：Shallow Trench Isolation，浅槽隔离TCAD：Technology Computer Aided Design，计算机辅助工艺设计TID：Total Ionization Dose，总剂量效应TW：Triple-Well，三阱CDR：clock and data recovery，数据时钟恢复摘 要随着微处理器主频的日益提高，片间传输带宽成为制约系统性能的瓶颈，串行代替并行传输是高速通信发展的必然选择。高速串并转换接口SerDes作为以太网，RapidIO，PCIE等高速传输协议的物理子层，

22、其研究日益受到关注。同时随着我国航天工业和航天的活动的不断成长，抗辐照集成电路需求量越来越大，一些星上雷达，星上光学图像处理模块，星上信息处理平台都是建构在RapidIO，PCIE等高速传输架构上的，SerDes作为它们的物理子层，其抗辐射研究具有重要的意义。SerDes接收器是SerDes的核心部分，是典型的高频数模混合电路，其单粒子瞬态效应的研究尚不广泛，单粒子瞬态（SET）对系统级和电路级的影响尚不十分明确。本文按照“实验分析敏感点 模拟验证和机理分析加固设计”这条主线，对SerDes接收器的SET敏感性进行了脉冲激光实验的摸底研究，进行了系统级，电路级和器件级的模拟分析并提出了相应的加

23、固方法，主要表现为以下方面：（1）研究并提出了基于二阶CDR的单粒子瞬态仿真的MATLAB系统模型，提出并使用数字脉冲注入的方法，分析其单粒子瞬态特性以及单粒子瞬态对闭环反馈系统的性能影响。结果表明，就对系统采样数据的错误数量和影响时长而言，饱和累加器 循环累加器 DEMUX/VOTER的敏感性依次降低。本文提出并使用的状态回退技术，能消除SET引起的恢复时钟眼图闭合和恢复时间长的问题，与无单粒子影响的情况相比，仅增加了系统一个step的恢复时间。 （2）研究了高速动态比较器的SET敏感性。使用三维混合模拟方式对该结构中的所有晶体管进行了遍历，表明交叉耦合的两个反相器中的NMOS是电路中的最为

24、敏感的晶体管。模拟表明该结构中SET与时钟边沿具有相关性，提出用“敏感窗口率”来评估这种关系，该值越高表明受影响的程度越大。本文提出的BGT加固方法使敏感窗口率由60%下降到40%。（3）研究了差分模拟电路中进一步利用电荷共享技术抑制SET的相关技术。差分模拟电路有本质的共模抑制特性，这点在抗SET时值得充分加以利用，本文的研究表明关态栅技术和类共质心的版图结构能够加强相位插值器中开关电路和模拟差分输入对中的电荷共享。通过混合模拟表明其中关态栅结构的共享效果比DCC技术提高了64%。版图面积是DCC技术的57.6%，获得了较好的效果。关键词：高速串并转换接口；单粒子瞬态；脉冲激光，数据时钟恢复

25、；相位插值；高速动态比较器；电荷共享AbstractWith the increase of the microprocessors frequency, the transmission bandwidth becomes the bottleneck of the system performance, and the replacement of serial transmission for parallel transmission is inevitable in the development of high speed communication. Using as a phy

26、sical sub layer of high speed transmission protocol such as Ethernet, RapidIO, PCIE, etc., high speed serial port and converting interface SerDes is increasingly concerned. At the same time, with the development of the aerospace industry, the demand of the radiation-hardened integrated circuits is m

27、ore and more babord. Some applications of the artificial satellites include the radar, the optical image processing module and the information processing platform. They are constructed on RapidIO, PCIE and other high-speed transmission structure. and the research of radiation-hardened for SerDes whi

28、ch is the physical sub-layer of these protocols has important significance.SerDes receiver is the core circuit of SerDes, which is a typical high frequency digital analog mixed circuit. The single event transient(SET) effect has not widely been studied. The effect of single event transient on the sy

29、stem level and circuit level is not very clear. According to sequence of “the experimental analysis of sensitive point”, “simulation verification and mechanism analysis”, “radiation hardening”, the SET sensitivity of SerDes receiver is thoroughly researched by pulse laser experiments; also the corre

30、sponding hardening method of the system level, device and circuit level simulation analysis are put forward, mainly in the following aspects:(1) A MATLAB system model based on the two order CDR single event transient simulation is proposed, and the method of digital pulse injection is introduced. As

31、 for the data errors and the influence of the loopback system, the sensitivity sequence is saturating accumulator cycle accumulator demux, VOTER sensitivity. As proposed in this paper, the use of state withdrawing techniques can eliminate SET pulse which results in the eye closure of the recovery cl

32、ock and the increasing of locking time. Compared with no single event effects, this cost is only adding a step recovery time in the system.(2) SET sensitivity of high speed dynamic comparator is studied in this paper. Three-dimensional hybrid simulation is carried out on the structure of all transis

33、tor, and the simulation result shows that the NMOS of two inverters in cross coupling circuit is the most sensitive transistor. The simulation also shows that the correlation of the single event pulse and the clock edge, and the concept of sensitive window rate is used to evaluate this relationship.

34、 Higher the value is , greater impact the circuit has. In this paper, the BGT hardening method is proposed, which makes the sensitive window rate decreases from 60% to 40%.(3) About the study of differential circuit, the technology of charge sharing is used to suppress SET. Differential analog circu

35、it has the nature of common mode rejection characteristics, which is worth to be used in the anti SET. This paper shows that the technology of off-state gate and similar common center can enhance the charge sharing in the phase interpolation circuit and differential clock input transistors. The resu

36、lts show that the effect of the off-state gate structure is improved by 64% compared with that of DCC. The layout area is 57.6% of the DCC technology, and the better results are obtained.Key Words: Serializer-Deserializer, Single Event Transient (SET), Pulsed Laser, Clock and Data Recovery, Phase In

37、terpolator, Dynamic Comparators, Charge Sharing第一章 绪论1.1 课题研究背景1.1.1 高速通信发展和SerDes的广泛应用过去几十年，微处理器性能提高迅速，主频已经高达数GHz，但是处理器总线频率增长速度较慢，另一方面多芯片和多处理器的应用对片间数据传输的需求越来越大，对通信带宽的要求也越来越高，如下图ITRS的预测显示2020年对速率的传输要求将超过100Gbps。数据带宽已经成为限制系统整体性能的重要瓶颈，传输的低成本，低误码率也一直是高速通信发展所追逐的目标。图1. 1 差分传输数据速率的需求（ITRS roadmap predicat

38、ion）高速通信中，串行还是并行是一个基本的选择。并行传输用同一时序发送数据信号，并要求用同一时序接收数据信号，使用时需要同步传输时钟，是低频时提高数据传输率的重要手段，但是在进一步发展时遇到了障碍。首先，当频率大于133MHz（PCI-X支持的最高频率）后，传输数据和传输时钟之间的同步将很难保证。一方面，时钟在PCB布线会产生偏斜，另一方面并行的数据线在PCB布线也会有差异，这些将会导致数据和时钟在到达接收端时的建立和保持时间恶化，以致数据传输错误；其次，由于时钟频率和数据速率的增加，将引起信号之间的电磁干扰，使信号产生畸变，带来信号完整性问题；再次，并行数据位管脚数变多带来的成本增加也是不

39、得不考虑的因素。按照moore定律，more moore定律的发展，集成电路密度迅速增大，单个晶体管的成本降低，但是芯片封装的pin脚密度没能像集成电路密度那样快速增加，使得Pin成本所占的比例越来越大。高速串行通信采用一对低摆幅差分信号线传输数据，时钟信息包含在待传输数据中，不需要单独的时钟走线。串行差分传输方式，有效地克服了传输线之间的相互干扰，以及因天线效应对传输线路形成的干扰。目前串行通信的速率已覆盖几百兆几十吉。同时串行通信只需要一对差分pin脚的支持，极大地降低了管脚数量，降低了芯片成本。从PCI/PCIX到PCI Express的发展变迁历史很好地体现了高速串行接口代替并行接口的

40、必然趋势和具体过程。PCI总线规范在上世纪九十年代提出，32/64位宽，时钟频率为33MHz或者66MHz，是典型的并行总线规范，在微处理器的体系结构中，用来连接外部设备。它提出后，迅速淘汰了同期的其它并行总线规范，在此后相当长的一段时间里，处理器系统的大多数外部设备都是直接或者间接地与PCI总线相连。PCIX是基于PCI提出的，依旧是并行总线，与PCI 总线相比，PCI-X 总线规范可以支持133MHz、266MHz 和533MHz 的总线频率，传输带宽增加了数十倍，但是它还没有得到大规模的普及，就被PCI Express 总线替代，与单端并行信号相比，高速差分信号可以使用更高的时钟频率，从

41、而使用更少的信号线，完成之前需要许多单端并行数据信号才能达到的总线带宽。PCI Express2.1规范能够实现5Gbps的传输速率，并且支持1/2/4/8/16/32个lane的并行传输，可见PCI总线所能提供的峰值带宽远不能和PCI Express总线相比，高速差分串行总线替代并行总线是大势所趋。目前除了PCI Express高速串行协议外，还有其他一些高速串行协议在计算机IO接口，存储系统，以太网，高速背板等应用中得到了发展，如下表所示。表1. 1 常用高速串行协议及应用协议名称应用速率(Gb/s)XAUI(10Gb/s ethemet)Ethernet-backplane3.12541

42、000BASE-CX4Ethernet1.25SATAStorage1.5，3.0， 6.0PCI-EComputer I/O2.5，5.0RapidIOComputer I/O1.25，3.125XFI(10Gb/s ethemet)Ethernet,storage10.3125， 10.518810Gb/s BASE-KREthernet10.3125一般来说，高速串行协议均由三层结构组成事务层，数据层和物理层，如下图所示。各种协议的事务层和数据层的规定不尽相同，但是它们的物理层结构均类似。其中物理层中的电气子层和一部分逻辑子层构成了我们通常说的SerDes。SerDes 是Seriali

43、zer(串行器)/Deserializer(解串器)的简称，它是一种用于实现中远距离高速通信的串行接口器件。早期的 SerDes 接口产品都是以独立的单通道芯片形式存在，目前的 SerDes产品多是以 IP 核的形式出现，并与处理器集成在一起。图1. 2 高速串行协议层次SerDes的基本组成如下图所示。图1. 3 SesDes的基本组成SerDes的由Transmitter和Receiver构成，分别负责数据的发送和接收。在发送端，n位并行数据首先实现并行到串行的转换，经过发送端均衡（使用预加重或者去加重）后由模拟驱动器驱动差分输出。接收端接收信道上的差分信号，经阻抗匹配和AC/DC耦合后进

44、行均衡放大，并且恢复信道上损失的高频部分信息，再进行时钟数据恢复（Clock and Data Recovery，简称CDR），使用恢复后的时钟采样数据，最后将串行数据转换为并行数据输出。此外一般的SerDes还包括和测试诊断相关的Pseudo-Random Bit Sequence (PRBS)产生器和检测器，边扫逻辑，多种loopback测试回路等等。1.1.2 空间单粒子效应及单粒子瞬态问题日益突出在空间辐照环境下，空天设备中的集成电路会受到多种的辐射因素而产生工作异常或失效，这些辐射来源包括：1）太阳内部核聚变反应放射出来的高能粒子流形成太阳宇宙线，其主要成分是质子和 粒子，能量从10

45、MeV至 10GeV，能使集成电路产生致命的故障，甚至能够干扰地面的电子系统的正常工作。2）银河宇宙线指来自银河系各个方向的高能带电粒子。主要成分是高能质子（约 84.3%）和 粒子（约14.4%），其他重核成分约占1.3%。能量从100MeV至109GeV；3）地磁俘获带也称为范艾伦辐射带，是由于地磁场捕获太阳风中的高能粒子而形成，在低空部分包括能量在30MeV100MeV 的质子、40eV7MeV 的电子和少量的重离子，在高空部分的组成包括能量小于数MeV 的质子和0.4MeV1MeV 的电子。高能粒子入射半导体材料将会引起半导体材料电离，从而造成各种形式的失效。电离辐射效应主要包括以下三种：l 单粒子效应。指的是单个高能粒子在穿过微电子器件的灵敏区时，在其轨迹上沉积电荷，这些电荷被器件电极收集，造成器件逻辑状态的改变或器件损坏。单粒子效应将引起存储信息的翻转、闩锁、电压和电流的瞬时扰动，严重时将引起栅氧击穿甚至器件的烧毁等。l 总剂量效应。指的是长期辐照过程中多次粒子入射造成的半导体材料中电荷累积引起器件的失效。总剂量效应主要影响的是氧化层和界面区域。它将造成晶体管的阈值电压漂移、跨导减小、沟道和结漏流增加、场氧边缘漏流增加甚至栅氧击穿等。l 剂量率效应。剂量率效应会引发大的光电流，对于数字电路将造成状态的扰动、闩锁甚至烧毁，对于模拟电路将造成输出饱和以及供电回路