半导体集成电路6章下.ppt

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1、半导体集成电路,南京理工大学电光学院,第六章 CMOS基本逻辑电路,CMOS逻辑门电路 CMOS传输门电路 CMOS传输门 CMOS传输门逻辑电路 CMOS双稳态触发器 RS触发器 D触发器 CMOS多米诺逻辑 CMOS施密特触发器,CMOS静态逻辑门的优缺点,CMOS静态逻辑门的特点是输入信号加在栅极上，输出信号由漏极输出。 优点：逻辑简单明了，功耗低。 缺点：随着逻辑的复杂性增加，晶体管数目成倍增加，不利于集成，而且会导致较大的电路延迟。 所以需要传输门逻辑。,CMOS传输门,输入信号可以从栅、源、漏极输入。 单纯的PMOS或NMOS传输门存在阈值电压损失，瞬态特性也不理想。 将两者并联得

2、到CMOS传输门，可以弥补以上缺点。,逻辑门的设计,NMOS传输门,基本的传输门,NMOS不能够正确 的传输高电平,2.5V,2.5V,2.5V,1.7V,1.7V,2.5V,2.5V,0.9V,1.7V,为了恢复全振幅，输出端用反向器驱动。,2.5V,电荷保持电路,2.5,0,0,2.5,0,2.5,2.5,2.5,1.7,2.5,0,2.5,1.7,2.5,逻辑门的设计,IV1,n1,p1,1.传输高电平,节点n1电位升高，当电位大于反向器IV1的逻辑阈值时，反向器输出低电平，此低电平加在P1管上，P1管导通，n1的电位可以上升到VDD。,2.传输低电平,节点n1电位较低，当电位小于反向器

3、IV1的逻辑阈值时，反向器输出高电平，此高电平加在P1管上，P1管截止，n1的电位保持传输来的低电平。,逻辑门的设计,PMOS传输门,PMOS不能够正确 的传输低电平,基本的传输门,通常在传输固定的高电平时用,（C：低电平）,逻辑门的设计,信号传输延迟时间,信号传输的4种模式,1.栅控制端LH, 漏极H, 源极L,2.栅控制端LH, 漏极L, 源极H,3.栅控制端H, 漏极HL, 源极HL,4.栅控制端H, 漏极LH, 源极LH,VDD-VTH,与静态逻辑门相同,多数情况下漏源电压 较小，传输门晶体管 工作在非饱和区，可 将管子看作电阻。但是，由于高电平输出只能达到VDD-VTH,因此tPLH

4、较大。,逻辑门的设计,CMOS传输门及符号,A,B,高电平、低电平都可以正确传输 但是、电路规模增大,基本的传输门,传输高电平时PMOS工作，传输低电平时NMOS工作,CMOS传输门的三种工作状态,N管导通区：当VGN-VinVTN,|VGP-Vin|VTN,|VGP-Vin|VTP|时，双管导通，CL继续被充电，使Vout=Vin。 P管导通区： VGN-Vin|VTP|时，N管截止，而P管仍然导通，Vin经过P管继续向CL充电，使Vout=Vin。,逻辑门的设计,传输门逻辑,传输门逻辑电路,输入信号可以从栅极、源极、漏极输入 使用传输门构成传输门逻辑,或门,通道选择电路,与非门和或非门,异

5、或门和异或非门,CMOS逻辑门电路 CMOS传输门电路 CMOS传输门 CMOS传输门逻辑电路 CMOS双稳态触发器 RS触发器 D触发器 CMOS多米诺逻辑 CMOS施密特触发器,电路的输出状态不仅取决于当时的输入信号，而且与电路原来的状态有关，当输入信号消失后，电路状态仍维持不变。这种具有存贮记忆功能的电路称为时序逻辑电路。,时序逻辑电路的特点：,下面介绍双稳态触发器，它是构成时序电路的基本逻辑单元。,双稳态触发器,特点： 1. 有两个稳定状态“0”态和“1”态； 2. 能根据输入信号将触发器置成“0”或“1”态； 3. 输入信号消失后，被置成的“0”或“1”态能保存 下来，即具有记忆功能

6、。,双稳态触发器： 是一种具有记忆功能的逻辑单元电路，它能储存一位二进制码。,与非门CMOS RS 触发器,两互补输出端,工作原理,两输入端,反馈线,触发器输出与输入的逻辑关系,设触发器原态为“1”态。,1,0,1,0,设原态为“0”态,1,1,0,触发器保持“0”态不变,复位,0,设原态为“0”态,1,1,0,0,设原态为“1”态,0,0,1,触发器保持“1”态不变,置位,1,设原态为“0”态,0,0,1,1,设原态为“1”态,0,0,1,触发器保持“1”态不变,1,1,0,若G1先翻转，则触发器为“0”态,“1”态,若先翻转,与非门 CMOS RS 触发器状态表,逻辑符号,或非门组成的CM

7、OS RS触发器,逻辑电路、符号与功能表,CMOS逻辑门电路 CMOS传输门电路 CMOS传输门 CMOS传输门逻辑电路 CMOS双稳态触发器 RS触发器 D触发器 CMOS多米诺逻辑 CMOS施密特触发器,D触发器的功能,也称延迟（Delay）触发器，用于将信号一直延迟到出现时钟信号，这时，输入信号才传输至端。,逻辑图与功能表,D型主从触发器,主要用于分频器、计数器和寄存器。 基于主从CMOS D触发器的4分频器电路。 DEF为D触发器单元，CLR为清零信号，SET为置位信号。,CMOS逻辑门电路 CMOS传输门电路 CMOS传输门 CMOS传输门逻辑电路 CMOS双稳态触发器 RS触发器

8、D触发器 CMOS多米诺逻辑 CMOS施密特触发器,基本动态CMOS门,由一个N型逻辑块组成，该逻辑块的输出节点由一个PMOS管预充电到VDD，然后再由一个与VSS相联的NMOS管有条件的放电。,优点：需要元件少，电源与地之间不存在直流通路； 与器件尺寸无关，设计时可采用最小尺寸，面积小。 每个输入端只与一个NMOS管栅极相连，输入电容减小至少一半。 缺点：所有输入只能在预充电阶段变化，在求值阶段必须保持稳定。 电荷的再分布效应会损害输出节点的电压值。,加入静态反相器的动态逻辑极连(多米诺逻辑),预充电阶段，所有MOS管截止。 求值时，级联的一组逻辑块，每一级求值并引起下一级求值，就像一行多米

9、诺骨牌。,进一步改进的多米诺CMOS逻辑,省去缓冲器，级联的各逻辑块交替由P型管和N型管构成。,CMOS逻辑门电路 CMOS传输门电路 CMOS传输门 CMOS传输门逻辑电路 CMOS双稳态触发器 RS触发器 D触发器 CMOS多米诺逻辑 CMOS施密特触发器,CMOS施密特触发器电路,正阈值电压、负阈值电压、窗口电压。,整形过程,假设P管和N管阈值电压为-1.0与1.0V，电源电压5V。 Vin=0V,M1,M2导通，Vx=Vy=5V. Vin=1V，M5导通，M4截止，Vx=5V Vin=2V,M4截止，M6深饱和，Vz=3V Vin=3.5V,M4开始导通，M5线性，M6饱和，Vz=2.2V,Vx开始跳变。 Vin=5V，M4与M5导通，Vx=0V。 Vin=4V，M1开始导通，M2截止，M3饱和，输出不变。 Vin=3V，M1导通，M3饱和，M2截止，输出不变。 Vin=1.5V，M2开始导通，M1线性，M3饱和，输出开始跳变。,