mbist理论知识.pdf

《mbist理论知识.pdf》由会员分享，可在线阅读，更多相关《mbist理论知识.pdf（37页珍藏版）》请在得力文库 - 分享文档赚钱的网站上搜索。

1、第七章 内建自我测试(Built-in Self Test) 7.17.17.17.1 前言前言前言前言 在数字科技演进下，超大规模集成电路 ( Very Large Scale Integration )已 经有戏剧性的影响，这些影响不仅使 VLSI 减少制作面积与制造成本，同时也增 加电路的复杂度。就这成效上而言 VLSI 的技术的确带来性能上的重大改善。在 这些 VLSI 实现的系统中，令人乐见的改善成就了效率与成本上很大的利益。然 而，这样的好处却也对 VLSI 的未来造成一些问题，其中的一个问题就是电路测 试，因为随着集成电路容量的成长，逐渐使测试变得更为困难。 高数量原件和有限的输

2、出入是 VLSI 电路的特征，但传统的测试方式在这领域中 却时常变的没效率且不能令人满意。针对时序性线路的自动测试试样产生器 ( Automatic test pattern generation )甚至不能用在许多大规模集成电路(LSI) 上， 因此如同前章所叙， 针对具测试能力的测试技术， 像是串行扫描(serial scan) 的设计是必须实现的。但对 VLSI 的电路来说，此测试技术仍然涉及巨量的测试 试样与模拟花费，以及大量的测试输出入数据与巨量测试时间，因此为了延续 VLSI 工业成长，包含测试试样产生器与外部提供测试试样途径的测试方法学是 必要的。 对于任何途径来说，以下的目标要

3、求是必须的: 有高且容易证明的失效涵盖率， 产生最少测试试样，最小的性能衰减，能在实际工作速度下测试，短的测试时间 和合理的硬件费用。针对以上的要求，内建自我测试系统( Bult-In Self-In ) 提 供了可行的解决方式。首先，内建自我测试系统利用减少不同芯片间的联系，来 克服因为有限的输出入所造成瓶颈，并进而减少相当多的测试试样与模拟过程， 除此以外经由测试时程安排， 能使同一时间测试许多不同的单位来使测试时间相 对的缩短， 且整个硬件面积的额外花费也能借由仔细的设计与透过测试硬件的分 享而变小。 7.1.1 VLSI 7.1.1 VLSI 7.1.1 VLSI 7.1.1 VLSI

4、 测试问题测试问题测试问题测试问题(VLSI Testing Problem)(VLSI Testing Problem)(VLSI Testing Problem)(VLSI Testing Problem) 高晶体数量，有限的输出入，与时序行为让 VLSI 电路深具特色，但也反应了在 测试电路的困难。高晶体数量增加测试产生器的复杂度与错误的模拟。有限的输 出入大大减少对内部电路控制能力与关察力。 时序行为与时序测试试样产生器功 能有关。所以时序测试试样产生器的自动化在测试领域仍是个主要待解决的课 题。 高晶体数量是 VLSI 最与众不同的特色。 典型得一个 VLSI 芯片包含数以千百计的

5、晶体。随着深次微米的科技演进，晶体数量可被推向超过一百万个的限制。这样 高数量的晶体对测试试样产生器与错误模拟有直接性的冲击。 即使是非常简单组 合线路， 也可以发现执行测试试样产生器与错误仿真所需的计算机时间大约和逻 辑闸的总数量的三次方成比率 Will82 。同时，高原件数量也在测试试样的 储存和在测试时间上有很大的影响， 一个合理的假设是说测试向量的数量和向量 宽度与电路的大小成线性比。 因此测试时间与测试试样的储存与电路大小的平方 成比率。 SSI MSI LSI VLSI 1990 VLSI 2000 10 100 1,000 100,000 10,000,000 GateCount

6、 SSI MSI LSI VLSI 1990 VLSI 2000 10 40 200 10,000 Pin Count SSI MSI LSI VLSI 1990 VLSI 2000 1 5 25 500 10,000 Gate/Pin Ratio 20 图 7.1 在 IC 科技发展 闸/接脚 比率 虽然有限的输出入(I/O)可能没有如高原件数量那般重要，但仍然造成测试上的 问题，因此在控制与观察上，有限的 I/O 结果造成较低的测试能力。一个芯片的 测试能力大约可由逻辑闸对接角的比率等作估计， 此比率大约介在界面接角和逻 辑闸数量之间，因此由于测试能力的变差，使得 VLSI 产品测试变的困

7、难重重。 图 7.1 显示了在 IC 的科技发展上，晶体数量，接角数量，与逻辑闸对接角的比 率。愈高的比率就得到愈低的测试能力。 内建自我测试包含了测试试样产生器及响应评估的硬件， 因此大大减少不同芯片 间的联系，故有限 I/O 的限制被缓和下来。一个好的内建自我测试也能把电路分 割成几个标准大小，来减少测试试样与失效仿真器的复杂度。事实上，很多的内 建自我测试的方法就是要避除测试试样产生器， 或是错误的模拟， 或是避除两者。 由于内建自我测试不像单一芯片一次祇能测试一个， 故能轻易的利用时程安排来 同时对多个区块同时进行测试，因此会缩短测试所需的时间。 7.1.2 7.1.2 7.1.2 7

8、.1.2 内建自我测试的结构内建自我测试的结构内建自我测试的结构内建自我测试的结构(Built(Built(Built(Built- - - -in Selfin Selfin Selfin Self- - - -Test Architecture)Test Architecture)Test Architecture)Test Architecture) 除了在待测电路(CUT)外，基本的内建自我测试结构是由三个硬件模块组成。此 结构如图 7.2 所示。在此途中，测试试样产生器对待测电路(CUT)产生测试试样。 而反应分析器同时压缩且分析测试的反应来决定这待测电路的正确与否。 内建自 我测试

9、控制器是控制整个内建自我测试操作的中心单元。 在内建自我测试的系统 体系下，像是模块，芯片，电路板，和系统层，对每一个电路体系的层次都有内 建自我测试的控制器。每个内建自我测试控制器负责本身的自我测试、控制较低 层的内建自我测试控制器的运作，并且将测试的结果报告到上一层。测试产生器 的设计受测试策略方案部署所决定，而测试策略的选择受失效涵盖率、测试硬件 额外花费与测试时间所决定。一般可见的策略包含如下: Test Generator Circuit Under Test (CUT) Response Analyzer BIST Controller 图表 7.2 内建自我测试 结构 储存测试试

10、样(Stored PatternStored PatternStored PatternStored Pattern):储存试样的方式以(Stored Pattern)储存试样 达到一定的测试目的。这通常可以在系统测试时发现得到，例如计算 机开关启动的内建自我测试与用微程序对微处理器进行功能测试。 无遗漏的测试(Exhaustive TestingExhaustive TestingExhaustive TestingExhaustive Testing):无遗漏测试对待测电路提供所有可能输入 的组合。确保非时序行为的错误均能被侦测到。其方法时常用到复杂 且独立成度高的小模块如 PLA 上 M

11、cClusky 1981Wang 1986 虚拟随机测试(Pseudorandom TestingPseudorandom TestingPseudorandom TestingPseudorandom Testing):随机测试就是产生带有一定随机特质的 特定长度测试试样。测试试样的连续性有一定的顺序，且失效涵盖率 由测试试样与试样长度所决定。Savir 1984 Williams 1985 Wanger 1987 加权虚拟随机测试(Weighted Pseudorandom TestimgWeighted Pseudorandom TestimgWeighted Pseudorandom

12、TestimgWeighted Pseudorandom Testimg):加权随机测试提供带有 0s 与 1s 分布的随机试样，使其能处理被虚拟随机测试无法测出的抗 拒随机试样失效， 而且也能效的缩短测试长度。 Schnurmann 1975 ， Chin 1984andWunderlich 1987。 虚拟无遗漏的测试方法(Pseudorexhaustive TestingPseudorexhaustive TestingPseudorexhaustive TestingPseudorexhaustive Testing):所谓的虚拟无遗漏的测 试是将待测电路分成数个小部份来分别进行测试。

13、在这些部分的电路 里所有的错都能被侦测到。然而，这样的测试方式须要下很大的功夫 才能把电路做适当的分割及送测试试样与获得测试反应。McCluskey 1981，Chandra 1983，与Udell 1986。 对于测试试样产生器，主要考虑包含了失效涵盖率，测试长度，已以及硬件额外 的花费。 针对以上试样产生器的硬件设计包括有针对决定好测试试样的只读存储 器(ROM)， 与针对无遗漏以及随机试样测试的线性回授位移缓存器(LFSR)。 在 3.2 节，我们将对线性回授位移缓存器(LFSR)作更详尽的讨论，因为此缓存器是内建 自我测试环境下非常重要的模块。在 3.3 节中，我们将讨论整个线性回授平

14、移的 使用与其它测试试样产生器的模块。 在大部份的情况下，结果分析器会把很长的测试反应序列压缩到一个字，像这样 的字我们称作特征(Signature)或是征兆(Syndrome)。 然后利用这个特征/征兆字 与事先所储存的无误电路中得到的标准特征/征兆字相比较就可以决定被测电路 的好坏。根据这些压缩的方法，可分类如下: 特征分析:特征分析法利用线性回授位移缓存器(LFSR)将得到的结果压到单一的 特征字。 这会是最受欢迎的方式， 是因为其方式简单且有效.Peterson 1972与Colomb 1982。 1 的计数(Ones Count):1 的计数方式数是算出在测试结果中 1 的总数去决定

15、电 路的正确与否。这是一个非常简易的压缩方式，只须要一个简易的加 法器便能达到效果。此种方式的测试试样顺序列是可变换。Barzilai 1981Hayes 1976 变化次数计算(Transition Count):变化次数计数方式数是算出在测试结果中变 化总数去决定电路的正确与否。这样的方法的复杂程度与 1 的计方式 是相同。然而，此种方式使的测试的序列不能改变。Barzilzi 1981Hayes 1976 特征计算(Syndrome Count):特征计算法是利用计算反应序列下 1 的机率来决定 正确与否。除了对于测试试样序列不须固定外，其方法与 1 的计算方 式相似。Hayes 197

16、6Reddy 1977，Savir 1985 分析器方法的选择包含化名机率(aliasing probablit)与硬件额外花费两 部分。化名机率就是将错误的反映结果压缩成无误的特征字之机率。在 7.4 节， 我们将仔细的描述反映分析的技术。 除了在 7.2 节中的线性回授位移缓存器， 7.3 节的测试试样产生器，与 7.4 节的结果分析，我们将会在 7.5 节中描述内建自我 测试系统结构。 最后我们也会在 7.6 节中提供正在产业上工作的一些内建自我测 试的例子。 7.27.27.27.2 线性回授位移缓存器线性回授位移缓存器线性回授位移缓存器线性回授位移缓存器(LFSR)(LFSR)(LF

17、SR)(LFSR)的基础的基础的基础的基础(LFSR Fundamentals)(LFSR Fundamentals)(LFSR Fundamentals)(LFSR Fundamentals) 线性回授位移缓存器(LFSR)是最重要且相当普遍的内建自我测试(BIST)硬件模 块。首先，理论上是健全的，因为线性回授位移缓存器在 GF(2)( Galois Field of modulo 2 polynomials)是线性的，并且在 GF(2)上的所有理论都可以运用到 线性回授位移缓存器上。其次，它是非常简单且规则的结构，这结构减少硬件大 小与节省设计努力。 第三， 它也能够产生带有很好的随机特

18、色的测试试样。 第四， 它也能用在压缩测试的结果，其中也有相当低的化名机率。第五，在搜索式的 DFT 环境中，由于其本身具有位移数据的特性，因此当我们由搜索式的 DFT 设计 中增进时，所需的硬件额外花费最少。除了线性回授位移缓存器，我们也将讨论 另一种称为细胞自动机(celleura automata-CA)的结构。细胞自动机比起线性回 授位移缓存器有更好的随机特质。在测试试样与反应压缩设计上也有更多的变 化。 7.2.1 7.2.1 7.2.1 7.2.1 线性回授位移缓存器线性回授位移缓存器线性回授位移缓存器线性回授位移缓存器(LFSR)(LFSR)(LFSR)(LFSR)的结构的结构的

19、结构的结构(LFSR Structure)(LFSR Structure)(LFSR Structure)(LFSR Structure) 在图 7.3 中是两个线性回授位移缓存器(LFSR)的例子。此两个例子均使用了 D 型的正反器与线性逻辑组件(XOR 闸)去实现线性回授位移缓存器(LFSR)，这两个 结构基本的不同点如下:外部型式的线性回授位移缓存器(LFSR)把 XOR 逻辑闸放 到位移路径之外，它也被 Abramovici，Breuer 与 FriedmanAbramovici et al. 1990等人称做线性回授位移缓存器(LFSR)型式。内部型式的线性回授位移缓存 器(LFSR

20、)，也称为第二型式的线性回授位移缓存器(LFSR)，是将 XOR 逻辑闸放在 正反器之间。在两结构之间的一对一相对关系所导出的看法是相当一致的。在图 7.3 中 XOR 逻辑闸的位置由在所谓特征多项式 GF(2)里的多项式来决定。其特征 方成式如下: gxg xgxg x n n n n ( )=+ + 1 1 0 0 K (7-1) 在特征多项式与两型式的电路结构间的相对性显示如图形 7.4。基本线性回授位 移缓存器(LFSR) 的架构是 D 型的正反器，XOR 逻辑闸，与接点。这些接点以g i 参数标上。当g i 是 1 时，回路通过讯号到 XOR 逻辑闸，否则接点就关闭对于 1 34 +

21、 xx的特征多项式，线性回授位移缓存器(LFSR)型式显示在 7.3 图。 (b) Internal Type (a) External Type D0D1D2D3D 0 D1D3D2 图 7.3 线性回授位移缓存器(LFSR)型式 . D0D1Dn-2Dn-1 g1 + g2 + gn-1 + . (a) 外外型型型LFSR (b) 內外型內型LFSR . D0D1Dn-2Dn-1 g1 + gn-2gn-1 .+ 图 7.4 多项式为g x g xgxg x n n n n ( ) =+ 1 1 0 0 K 线性回授位移暂 存器(LFSR) 线性回授位移缓存器(LFSR)重要的特色之一就是

22、它的再循环关系， 这样的循环确 定线性回授位移缓存器(LFSR)的状态会在一定的顺序下重复， 而这样的关系由下 列式子表达。 G x g x axax g x i i i i i n ( ) () ( ) = + = L 1 1 1 (7-2) 这 G(x)是代表产生的试样，a i 是正反器Di的初始状态，如果初始状态是 (00001)，(7-2)变成 )( 1 )( xg xG=，在图 7.5 中有一个循环关系的例子。这线 性回授位移缓存器(LFSR)的初始状态是(1000)，而在 15 个循环后重复初始值。 如果仔细检查这序列，会发现循还周期是 15 或21 4 ，之后这样的序列在下一 个

23、循还周期重复出现。这循还周期包含所有可能的组合，但除了(0000)之外，从 这，我们将试着看着特征多项式与更仔细得瞧瞧它所产生的试样。 D3D2D1D0 + g xxx( ) =+ 43 1 a n =1 1000 0001 0011 0111 1111 1110 1101 1010 0101 1011 0110 1100 1001 0010 0100 1000 D3D2D1D0 图 7.5 线性回授位移缓存器(LFSR)的例子 这有些与特征多项式有关的定义和理论。由 n-阶线性回授位移缓存器(LFSR)产 生的序列，其周期为21 n ，称做最大长度的序列 最大长度的序列最大长度的序列最大长度

24、的序列(M-序列)。除了零以外，M- 序列包含所有可能的组合，有关 M-序列的特征多项式称作基础多项式。而一个 基础多项式必须满足下列三个标准，第一，不能相约的。多项式如果仅能被 1 与本身相除，就是无法约除。第二，它有包含奇数个一。第三，如果 n 大于三， 那 g(x)必须除以x k + 1，k=21 n 。 基础多项式所产生的试样满足下列随机特质。首先，在 M-序列中 1 的数目与 0 的数目相差一个。第二，一个 M-序列产生等数量的 1 与 0 次数。在每一个 M 序 列中，有一半长度次数全为 1 或是全为 0 的长度为 1，有四分之一的长度次数的 长度为 2，八分之一为三，以此类推。

25、除了这些静态的随机的特质，也有一些动态的随机特质。任何输出自本身相关性 非常趋近于零， 自身相关性指的是在相同的位下伴随一定的时间位移之试样所得 到的相关性。 这儿， 是 0 与 1 作相关性计算。 此外， 输出的交互相关愈近零愈好， 当一个 M-序列有静态与动态的两特色，称做类似随机序列虚拟虚拟虚拟虚拟(pseudopseudopseudopseudo)用来指 前面讨论的再循环关系。 7.2.2. 7.2.2. 7.2.2. 7.2.2. 如多项式乘法器的线性回授位移缓存器如多项式乘法器的线性回授位移缓存器如多项式乘法器的线性回授位移缓存器如多项式乘法器的线性回授位移缓存器(LFSR)(LF

26、SR as a polynomial (LFSR)(LFSR as a polynomial (LFSR)(LFSR as a polynomial (LFSR)(LFSR as a polynomial multiplier)multiplier)multiplier)multiplier) 一个线性回授位移缓存器(LFSR)可以被当做多项式乘法器。图 7.6 显示在 GF(2) 中利用线性回授位移缓存器(LFSR)电路完成的多项式乘法。一开始，D 型式的正 反器初始值设为 0，输入的位f k 乘上特征多项式 g(x)，而结果fgx k ()放入缓 存器中。当时钟进来时，线性回授位移缓存器(

27、LFSR)移动一个位置去乘以现在的 结果 x 在这一瞬间，完成计算的系数移动到输出。像这样的位移与加法的操作不 断重复直到完成所有的输入。 图 7.7 为以线性回授位移缓存器(LFSR)为例的多项 式乘法。如我们所见，这样的过程就如用手运算的长乘法。 + g1 + gn-2 + gn-1 + gng0 . input f(x) output h(x) g xg xgxg x Inputf xOutput h x h xg x f x n n n n ( ) ( )( ) ( )( )( ) =+ + = = 1 1 0 0 L 图 7.6 如同乘法器之线性回授位移缓存器(LFSR)结构 D0D

28、1D2 + D3 + g xxx( ) =+ 43 1 1101 1 3 xx+ Output stream D3 D2 D1 D0 Input stream 1 0 0 0 0 1 1 0 1 1 0 1 0 0 1 1 0 1 1 0 1 1 0 1 1 0 1 1 0 1 1 0 1 1 0 1 1 0 1 1 0 1 0 1 x 7 x5 x 4 x 2 1 () () xxxxxxxx 4337542 111+ +=+ 图 7.7 乘法器之线性回授位移缓存器(LFSR)的例子 7.2.3 7.2.3 7.2.3 7.2.3 如同除法器之线性回授位移缓存器如同除法器之线性回授位移缓存器

29、如同除法器之线性回授位移缓存器如同除法器之线性回授位移缓存器(LFSR)(LFSR as a polynomial (LFSR)(LFSR as a polynomial (LFSR)(LFSR as a polynomial (LFSR)(LFSR as a polynomial Divider)Divider)Divider)Divider) g xg xgxg x M xR x Q xM xP x g xR x n n n n ( ) ( )( ) ( )( )( )( )( ) =+ + = =+ 1 1 0 0 L InputRemainder Output D0 + g1 + gn

30、-2 + gn-1gng0 . input output + D1Dn-2Dn-1 图 7.8 如除法之线性回授位移缓存器(LFSR)结构 Input 110110110 Output 10011 M(x) Q(x) g xxx( ) =+ 43 1 D0D1D2 +D3+ Q(x) D3 D2 D1 D0 M(x) 0 0 0 0 1 1 0 1 1 0 1 1 0 1 1 1 0 1 1 0 1 1 0 1 0 0 0 1 0 0 1 1 0 1 0 0 0 1 0 0 1 1 0 1 0 0 1 1 0 0 1 1 0 1 0 0 1 1 1 0 1 0 0 1 1 0 1 after

31、4 shifts Q(x) R(x) () () xxxxxxxxxxx 8754243433 11+=+/ 图 7.9 除法器之线性回授位移缓存器(LFSR)的例子 线性回授位移缓存器(LFSR)也可以当做多项式除法器。在 GF(2)中，图 7.8 显示 线性回授位移缓存器(LFSR)用做多项式除法器的方块图。输入多项式 M(x)除以 特征多项式 g(x)。起初，D 型式的正反器的初始值设为零。在位移 n 次后，代表 商值的位q i 出现在输出。 代表商值的位q i 乘以 g(x)并且与缓存器之值相减， 注意一点，就是在 GF(2)中，减法运算是如同加法运算。当时钟来时，线性回授 位移缓存器

32、(LFSR)移动一个位置而产生商值并且降低一个阶数， 像是这样的位移 与减法计算不断运作直到所有的输出完成为止。 图 7.9 就是一个利用线性回授位 移缓存器(LFSR)做为除法运算器的例子。如我们所见，这样的过程就如同用手运 算的长除法一般。 7.2.3 7.2.3 7.2.3 7.2.3 细胞自动机细胞自动机细胞自动机细胞自动机(Cellura Automata)(Cellura Automata)(Cellura Automata)(Cellura Automata) 细胞自动机是利用一度空间的细胞数组所完成的， 在此数组中每一个细胞均包含 记忆单元及连接网络状态的逻辑电路， 因此细胞内

33、容的下一个状态将由细胞本身 所储存的内容及左右邻近细胞的内容决定。除此之外，所有的网络连接状态逻辑 电路的功能可以一样，也可以不一样。基于此项原则，图 7.10 显示两种最常见 的电路架构，其中细胞逻辑功能的名称定义是由 Wolfram 在 1983 年所提出 Wolf83，在此定义中名称是由下一个状态的逻辑功能Fca所决定。如图 7.11 所显示的名称机器，在此图中 Ci 表示目前细胞的状态，Ci+1 及 Ci-1 则分别表示 邻近的细胞，因此细胞 Ci 的下一个状态可由(Ci-1 Ci Ci+1)决定，由以上的关 系可以知道，利用 A7 到 A0的标记及卡诺图可以表示出进入下一个状态所需的

34、关 系。其细胞名称的定义如下 Ai i i = 2 0 7 (7-3) 而图 7.11. 显示利用此方式完成的范例。 D Q Fca D Q Fca D Q Fca D Q Fca D Q Fca D Q Fca 0 0 D Q Fca D Q Fca D Q Fca D Q Fca D Q Fca D Q Fca (a) CA with null boundary conditions (b) CA with null cyclic boundary conditions 图 7.10 细胞自动机的架构 State A0 A A2 A3 A4 A5 A6 A7 Ci+1 0 0 0 0 1

35、1 1 1 Ci 0 0 1 1 0 0 1 1 Ci-1 0 1 0 1 0 1 0 1 Next State KMap FCA A0A2 A1A3A5 A4A6 A7 NameAi i i = = 0 7 2 Example:FCC CAii = 1Name = 128+16+4+2 = 150 01 100 10 0 (defined by Wolfram) 图 7.11 细胞自动机的细胞范例 7.3 7.3 7.3 7.3 内建自我测试系统内建自我测试系统内建自我测试系统内建自我测试系统(BIST)(BIST)(BIST)(BIST)测试试样产生器测试试样产生器测试试样产生器测试试样产

36、生器(BIST Test Pattern (BIST Test Pattern (BIST Test Pattern (BIST Test Pattern Generation)Generation)Generation)Generation) 测试策略的展开部署会决定测试试样产生器的设计架构。在此章节里，我们将会 讨论测试的方法和测试的硬件架构。对于每种方法我们均会比较其失效涵盖率， 测试硬件所造成的额外硬件花费， 测试的时间以及将设计成果转换到内建自我测 试系统设计所需的努力。 7.3.1 储存测试试样储存测试试样储存测试试样储存测试试样( Stored Patterns )( Store

37、d Patterns )( Stored Patterns )( Stored Patterns ) 储存测试试样的方法是利用储存先前产生的测试试样来达到与先前一样的测试 目标，这种方法常常可以在系统层次上的测试看到，就像是计算机在开启时的内 建自我测试及利用微程序对微处理器进行测试，对此种方法的成功应用可以在 Kuban 1984找到。其测试的程序如下说明，我们先将之前用自动测试试样产生 器(ATPG)产生的试样储存到芯片或电路板上，当内建自我测试一启动，我们就把 它们输入待测电路(CUT)并且利用事前储存的响应结果比较待测电路的响应是否 正确。因为储存数据的大小有一定的限制，所以这个动人的

38、方法只能在有限的情 形使用，因此此种方式一般应用在规则性电路的测试和处理较难侦测错误的测 试。规则性电路如 PLA 只需很少的测试试样就可以达到非常高的失效涵盖率，就 像 C-Testable。对于储存试样的方法，只读存储器(ROM)被使用来储存测试试样 和测试响应，计数器则被用来排列内存内的记忆顺序，以便进行测试。 7.3.2 7.3.2 7.3.2 7.3.2 无遗漏的测试无遗漏的测试无遗漏的测试无遗漏的测试 ( Exhaustive Testing ) ( Exhaustive Testing ) ( Exhaustive Testing ) ( Exhaustive Testing )

39、 无遗漏的测试是将所有可能的输入组合送入待测电路，此方法可以保证侦测 到所有的失效只要这些失效不具有顺序性的行为因素在内，因为测试的顺序中可 能不包含测试这些顺序失效所需的测试顺序，详细的顺序测试试样的方法请参考 序向产生器这一章。此测试方法的测试长度是以指数正比于输入个数( 2 n )，由于 所有输入组合都被使用到， 所以它也被视为完全功能测试。 McClusky 1981Wang 1986。 无遗漏的测试其硬件架构非常简单，就像图 7.12 所示，在此，线性回授位移 缓存器(LFSR)必须和待测电路的输入有相同的长度，测试的周期包含所有可能的 输入组合。要注意的是，线性回授位移缓存器不能产

40、生全部为零的试样，假如此 种情况为试样所要求，则可外加一些逻辑闸于线性回授位移缓存器上使其周期能 经过试样全部为零的状态，如果是这样设计，它就不再为线性，所以被称为非线 性回授位移缓存器。 LFSR CUT SA 图 7.12 无遗漏测试的硬件架构 7.3.3 虚拟无遗漏测试虚拟无遗漏测试虚拟无遗漏测试虚拟无遗漏测试 ( Pseudorexhaustive Testing ) ( Pseudorexhaustive Testing ) ( Pseudorexhaustive Testing ) ( Pseudorexhaustive Testing ) 虚拟无遗漏测试将待测电路区分成几个较小的

41、子电路，且对每个区块做无遗 漏的测试，所有可测试的错误都可在子电路中侦测到。虚拟无遗漏侦测的主要目 标是能在相同的时间或更少的时间内得到与无遗漏侦测相同的失效涵盖率，当失 效涵盖率已保证接近 100 %时，无遗漏侦测与虚拟无遗漏侦测即不须再做侦错模 拟。然而，这样的一个方法须要额外的设计努力来区分整个电路到虚拟全面测试 的测试子电路。再者，测试试样与测试响应的递送也是一个主要的考虑，增加硬 件可能也会增加开销且降低整体表现。McClusky 1981Chandra 1983 and Udell 1986。 对虚拟无遗漏测试的电路区分可以用圆锥分割来完成如图 7.13 所示，在此， 一个圆锥被定

42、义成多个输入指向一个输出。为了对圆锥做无遗漏测试，我们可以 应用无遗漏测试的试样到输入，注意，这些输入可能不是相邻的输入端，假如最 大的圆锥大小是 K， 试样必须有其特性保证当试样应用到任一个 K 输入时必须包含 所有可能的试样组合。 Cone Exhaustive Test Window 图 7.13 虚拟无遗漏测试的圆锥分割 为了产生如图 7.13 电路的虚拟无遗漏测试， 我们可以使用线性回授位移缓存 器和位移缓存器如图 7.14 Barzilai 1983所示。线性回授位移缓存器的长度通 常比最大的圆锥输入来的长，通常至少需要两个输入根源。当圆锥的大小远比总 输入个数少时，产生的测试试样

43、个数会接近最少，这样的架构有最少的硬件开销， 它也被容许用在 DFT 的架构中。假如线性回授位移缓存器有位移模式，这样输入 根源可以被移位至扫描炼中，再者，其它模块的测试响应也可以被压缩移位进去， 一个简单的方法来决定线性回授位移缓存器的长度就是检测圆锥的长度，线性回 授位移缓存器的长度被假定为最大的圆锥宽度。 故假设有 2 K个试样进入输入端时， 所有宽度小于 K 的圆锥均有无遗漏测试所需的测试试样。 Cone LFSRShift Register 图 7.14 LFSR+SR 对虚拟无遗漏测试 其它虚拟无遗漏测试的方法还有使用多任务器来分割电路，如图 7.15 所示。 一般的模式中，在测试

44、中的子电路接受一般的输入数据，在内建自我测试系统模 式中，由线性回授位移缓存器产生的试样会经过多任务器被递送到子电路中，这 个响应会用特征分析将其压缩，在下一个章节里，我们将对特征分析做详细的讨 论。这样的设计，有最小的测试长度，但其缺点陷于多任务器的硬件开销和递送 测试试样的绕线面积。 Subcircuit under test MUX L F S R S A CUT normal inputs 图 7.15 经过多任务器分割的虚拟无遗漏测试 7.3.4 7.3.4 7.3.4 7.3.4 虚拟随机测试虚拟随机测试虚拟随机测试虚拟随机测试 ( Pseudorandom ( Pseudoran

45、dom ( Pseudorandom ( Pseudorandom Testing ) Testing ) Testing ) Testing ) 虚拟随机测试应用了一个固定范围的随机测试试样， 被应用的测试试样满足随 机的特性，但其测试试样间的排列顺序是固定的。在此方法中失效涵盖率是由测 试的长度和试样的内容所决定，对于随机试样而言，失效涵盖率和测试长度有着 指数曲线的关系，如图 7.16 所示。就像我们所知的，测试长度越长，失效涵盖率 越广。理论上，当时间无穷大时可达到 100%的失效涵盖率，更精确的分析已被 Savir 和 Bardell 计算出来Savir,Bardell 1994，在

46、此，测试长度可被下列的方 程式决定。 N ek p N eke p kD Ut kD Ltt = = ln(/) ln() ln(/)ln(./2) ln() 1 1 1 (7-4) NkD U 和 NkD L 是测试长度的上下边界，et是临界逃脱机率，所对应的可靠程度至少 有()1 et. p 的机率侦测到所有的错。k 是很难侦测到错的个数。例如，p 若为10 5 ， et 为 0.001，而 k 为 10，则测试长度的区间就为(920980，921030)。假如 k 为 50，则测试长度的区间就为(1081923，1091973)。除了测试长度之外，还有随机随机随机随机 试样阻抗错误试样阻

47、抗错误试样阻抗错误试样阻抗错误是很难用随机试样侦测到的， 如图 7.17 所示树状加法电路的维持零 错误，需要试样(111.1)来侦测此错误，因此，这个错误不像是随机试样所能侦 测到的。对随机试样阻抗错误，我们需要做些修正来改善侦测到的机率，虚拟随 机测试的测试试样产生方法是最简单的，不论是图 7.12 的电路或图 7.14 的电路 都可产生想要的试样。 Savir 1984，Williams 1985，Wagner 1987 Fault Coverage Test Length 1 图 7.16 虚拟随机测试的失效涵盖率与测试长度的关系图 Random Pattern Resistant F

48、ault 图 7.17 随机试样阻抗错误的范例 7.3.5 7.3.5 7.3.5 7.3.5 加权虚拟随机测试加权虚拟随机测试加权虚拟随机测试加权虚拟随机测试 ( Weighted Pseudorandom Testing ) ( Weighted Pseudorandom Testing ) ( Weighted Pseudorandom Testing ) ( Weighted Pseudorandom Testing ) 加权虚拟随机测试是使用确定 0s 与 1s 分布的虚拟随机试样， 来处理随机试样 阻抗错误，它是一个介于虚拟随机测试和储存试样方法间的混合技术。在加权虚 拟随机测试里，加权必须被选择在常发生测试试样较难侦测到错误的情形中，你 可以使用软件来分析较难侦测到错误的机率以便决定一个或多个加