EDA四位加法器.docx

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1、河 北 科 技 大 学实 验 报 告2011级 电信班 学号 2014年4月22日姓名 同组人 指导教师 于国庆实验名称 实验二 四位加法器 成绩实验类型 设计型 批阅教师一、实验目的（1）熟练掌握VHDL语言的数据流描述与行为描述设计组合逻辑。（2）掌握std_logic_vector数据类型特性。（3）初步掌握系统内部STD_LOGIC_UNSIGNED包的调用。二、实验原理： 用4个开关作为加法器的一组输入变量，另4个开关作为加法器的另一组输入变量；用1个开关作为进位输入，将两组数据作全加运算，输出为四位二进制码表示运算结果。1位进位输出。当两组4位二进制数相加结果超出4位结果表示范围时

2、，进位输出为“1”，否则为“0”。加法器输入采用试验箱K1K16，进位输出采用试验箱L16指示，有进位时亮，否则灭；计算结果利用试验箱的译码驱动器启动LED数码管直接显示（静态）。三、实验内容及步骤1打开MUXPLUS II VHDL编辑器，完成四位加法器的设计。包括VHDL程序输入、编译、综合。实验程序如下：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;use ieee.std_logic_arith.all;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY adder4 ISPORT(C4: IN STD_LOGIC; A4:

3、 IN STD_LOGIC_VECTOR(3 DOWNTO 0); B4: IN STD_LOGIC_VECTOR(3 DOWNTO 0); S4: OUT STD_LOGIC_VECTOR(3 DOWNTO 0); CO4: OUT STD_LOGIC);END ENTITY adder4;ARCHITECTURE ART OF adder4 ISSIGNAL S5: STD_LOGIC_VECTOR(4 DOWNTO 0);SIGNAL A5,B5: STD_LOGIC_VECTOR(4 DOWNTO 0);BEGINA5=0&A4;B5=0&B4;S5=A5+B5+C4;S4=S5(3

4、DOWNTO 0);CO4=S5(4);END ARCHITECTURE ART;2、建立仿真波形文件，使用 MAXPLUS II Simulator功能进行功能仿真。仿真结果如下：3、目标器件选择与管脚锁定并重新编译、综合、适配。FPGA型号：EP1K100QC208-3引脚绑定：NODE绑定FPGA引脚对应实验箱上的A40PIN-69LK5A41PIN-68LK4A42PIN-67LK3A43PIN-65LK2B40PIN-74LK9B41PIN-73LK8B42PIN-71LK7B43PIN-70LK6CO4PIN-199LK20C4PIN-64LK1S40PIN-169M1AS41PI

5、N-170M1BS42PIN-172M1CS43PIN-173M1D4、下载并验证结果将编译好的程序进行引脚锁定及硬件配置后便可下载到目标芯片中，我们将程序下载到芯片中后按下：LK1，LK2,LK3,LK4,LK6，LK7，LK8这些按键后，相当于计算E加E再加上一个进位，结果数码管显示D，进位灯点亮，实验结果符合预期效果，结果正确。四、实验结果与总结我们这次EDA实验课设计了一个数码管显示带进位四位加法器，实验结果符合预期效果，即通过按键任意输入两个四位二进制数，数码管可以以十进制进行相加的结果输出。这是我们第二次在实验室做EDA实验，相对上一次来说，这一次做得比较顺利，实验步骤也掌握了，用了较短的时间就做出了预期结果。第 5 页