考研复试数电模电.doc

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1、_数字电路基本概念一基本概念。1.门是实现一些基本逻辑关系的电路。2.三种基本逻辑是和、或、非。3.和门是实现和逻辑关系的电路，或门是实现或逻辑关系的电路，非门是实现非逻辑关系的电路。4.按集成度可以把集成电路分为小规模（SSI）中规模（MSI）大规模（LSI）和超大规模（VLSI）集成电路。5.仅有一种载流子参和导电的器件叫单极性器件；有两种载流子参和导电的器件叫双极性器件。单极性器件主要有：PMOS.NMOS.CMOS双极性器件主要有：TTL.HTL.ECL.IIL.6.TTL门电路的低电平噪声容限为VNL=VOFF-VIL;高电平噪声容限为VNH=VIH-VON7.直接把两个门的输出连在

2、一起实现“和”逻辑关系的接法叫线和；集电极开门路可以实现线和；普通TTL门不能实现线和。8.三态门的输出端可以出现高电平、低电平和高阻三种状态。9.三态门的主要用途是可以实现用一条导线（总线）轮流传送几个不同的数据或控制性号。10.用工作速度来评价集成电路，速度快的集成电路依次是ECL.TTL.CMOS11.用抗干扰能力来评价集成电路，抗干扰能力的集成电路一次是CMOS.TTL.ECL12.CMOS门电路的输入阻抗很高，所以静态功耗很小，但由于存在输入电容，所以随着输入信号频率的增加，功耗也会增加。13.逻代数的四种表示方法是真值表、函数表达式、卡诺图和逻辑图。14.逻辑变量和函数只有0和1两

3、种取值，而且它们只是表示两种状态。15.逻辑代数只有“和”“或”“非”三种基本逻辑运算。16.描述逻辑函数各个变量取值组合和函数值对应关系的代数式叫函数表达式。17.逻辑函数表达式的标准形式有标准和或式即最小项表达式和标准或和式即最大项表达式。18.逻辑函数的化简方法有代数法即公式法和图形法及卡诺图法。19.最简和或式是指乘积项数最少，乘积项中的变量个数最少的和或式。20.约束项是不会出现的变量组合，其值总为0.21.约束条件是由约束项加起来构成的逻辑表达式，是一个值恒为0的条件等式。22.按逻辑功能的特点，数字电路可以分为组合逻辑电路和时序逻辑电路两大类。23.用二进制代码表示有关对象的过程

4、叫二进制编码：n为二进制编码器有2n个输入，有n个输出。24.将十进制数的十个数字编成二进制代码的过程叫二十进制编码，简称为BCD编码。25.在几个信号同时输入时，只对优先级低额最高的进行编码叫优先编码。26.把代码的特定含义“翻译”出来的过程叫码译；n位二进制译码器有n个输入，有2n个输出。，工作时译码器只有一个输出有效。27.两个一位热劲制数相加叫做半加。两个同位的加和来自低位的进位三者相加叫做全加。28.从若干输入数据中选择一路作为输出叫多路选择器。29.组合逻辑电路任意一时刻的输出仅仅取决于该时刻的输入，而和过去的输入无关。30.组合逻辑电路的特点：由逻辑门构成，不含记忆元件。无法馈线

5、。31竞争：信号经由不同的途径到达某一会合点时间有先有后。32.冒险：由于竞争而引起电路数处发生瞬间错误的现象。33.常用中规模组合逻辑电路：编码器、译码器、数据选择器、比较器和加法器。数字电路基本概念第一章由于模拟信息具有连续性，实用上难于存储、分析和传输，使用二值数值逻辑构成的数字电路或数字系统较易克服这些困难，其实质是利用数字1和0来表示这些信息。1.二值数值逻辑：常用数字0和1来表示数字信号，这里的0和1不是十进制的数字，而是逻辑0和逻辑1。12.正逻辑：1表示高电平，0表示低电平。13.负逻辑：和正逻辑相反。22.为什么计算机或数字系统中通常用二进制数？答：（1）二进制的数字装置简单

6、可靠，所用元件少；二进制只有两个数码0和1，因此，它的每一位数可用任何具有两个不同稳定状态的元件来表示。 （2）二进制的基本运算规则简单，运算操作方便。缺点：二进制表示一个数时，位数多；将人们熟悉的十进制数输入计算机时，需要转换成二进制数，运算后，再将二进制数转换成十进制的数显示。23. 八进制和十六进制：由于使用二进制数经常是位数很多，不便书写和记忆，因此在数字计算机的资料中常采用十六进制和八进制来表示二进制数。UNIX系统的档案权限使用八进制，十六进制常用于数字技术、微处理器、计算机和数据通信中。24. BCD码：在这种编码中，用4位二进制数来表示十进制数中的0-9十个数码。25. BCD

7、码可分为有权码和无权码两类：有权BCD码有8421码、2421码、5421码，其中8421码是最常用的；无权BCD码有余3码、格雷码等。 26. 8421 BCD码是最基本和最常用的BCD码，它和四位自然二进制码相似，各位的权值为8、4、2、1，故称为有权BCD码。27. 逻辑代数，又称布尔代数：逻辑代数是按一定的逻辑规律进行运算的代数，虽然它和普通代数一样也是用字母表示变量，但逻辑代数中的变量（逻辑代数）只有两个值，即0和1，没有中间值，且0和1并不表示数量的大小，而是表示对立的逻辑状态。28. 和逻辑：只有当一件事的几个条件全部具备后，这件事才发生。29. 或逻辑：当一件事的几个条件只要有

8、一个条件得到满足时，这件事就会发生，30. 非逻辑：一件事情的发生是以其相反的条件为依据的。31. 真值表：表征逻辑事件输入和输出之间全部可能状态的表格。第二章1. 用来接通或断开电路的开关器件应具有两种工作状态：一种是接通（要求其阻抗很小，相当于短路），另一种是断开（要求其阻抗很大，相当于开路）。2. 二极管的开关特性表现在正向导通和反向截止这样两种不同状态之间的转换过程。3. 和门电路：输入作为条件，输出作为结果，输入和输出量之间能满足和逻辑关系的电路。4. 或门电路：输入输出量之间能满足或逻辑关系的电路。5. 非门电路：输入输出量之间满足非逻辑关系的电路。6. BJT可以构成反相器，所以

9、可以用来构成非门电路；模拟电路的反相器电压放大器和数字电路中的非门的不同：前者工作在放大区，后者工作在饱和区和截止区；7. 利用二极管和BJT构成的和或非三种门电路的缺点：由于输出阻抗比较大，带负载能力差，开关性能也不理想，比较慢。8. TTL逻辑门电路是由若干BJT和电阻构成的，其基本环节是带电阻负载的BJT反相器(非门)。9. BJT反相器的动态性能：BJT开关速度受到限制的原因：由于BJT基区内存储电荷的影响，电荷的存入和消散需要一定的时间。10. TTL采用输入级以提高工作速度，采用推拉式输出级以提高开关速度和带负载能力。11. TTL和非门电路的主要特点：电路的输入端采用了多发射极的

10、BJT。12. 三态门：除了具备一般和非门输出电阻较小的高、低电平状态，还具有高输出电阻的第三状态，称为高阻态；既保持了推拉式输出级的优点，又能做线和连接。 37. TTL电路 TTL电路以双极型晶体管为开关元件，所以又称双极型集成电路。双极型数字集成电路是利用电子和空穴两种不同极性的载流子进行电传导的器件。 它具有速度高（开关速度快）、驱动能力强等优点，但其功耗较大，集成度相对较低。 CMOS电路 MOS电路又称场效应集成电路，属于单极型数字集成电路。单极型数字集成电路中只利用一种极性的载流子（电子或空穴）进行电传导。 它的主要优点是输入阻抗高、功耗低、抗干扰能力强且适合大规模集成。40.

11、CMOS和TTL相比较，它的功耗低，扇出系数大（指带同类门负载），噪声容限大，开关速度和TTL接近。41. 抗干扰措施：（1） 多余输入端的处理措施：一般不让多余的输入端悬空，以防止干扰信号的引入。（2） 去耦合滤波器：滤除较大的脉冲电流或尖峰电流，（3） 接地和安装工艺：正确的接地技术可以降低电路噪声；良好的安装工艺可以减少接线电容而导致寄生反馈有可能引起寄生振荡。48. 逻辑非门（反相器）电路的主要技术参数为：扇出数、噪声容限、传输延迟时间、功耗、功耗-延迟时间积。第三章1. 组合逻辑电路：在任何时刻，输出状态只决定于同一时刻各输入状态的组合，而和先前状态无关的逻辑电路。2. 组合逻辑电路

12、的特点：（1） 输入输出之间没有反馈延迟通路；（2） 电路中不含记忆单元；（3） 由逻辑门构成；（4） 输出和电路原来状态无关。5.逻辑代数，又称布尔代数：逻辑代数是按一定的逻辑规律进行运算的代数，虽然它和普通代数一样也是用字母表示变量，但逻辑代数中的变量（逻辑代数）只有两个值，即0和1，没有中间值，且0和1并不表示数量的大小，而是表示对立的逻辑状态。6.逻辑函数可用真值表、逻辑表达式、卡诺图和逻辑图四种方式表达。9. 半加器：可用于实现两个一位二进制数的相加。10. 竞争冒险：由于从输入到输出的过程中，不同通路上门的级数不同，或者门电路平均延迟时间的差异，使信号从输入经不同通路传输到输出级的

13、时间不同，从而导致逻辑电路产生错误输出。11. 竞争：信号经过不同路径在不同的时刻到达的现象；由此产生的干扰脉冲的现象叫做冒险。12. 分析组合逻辑电路的目的是确定已知电路的逻辑功能，其大致步骤是：写出各输出端的逻辑表达式化简和变换逻辑表达式列出真值表确定功能13. 使用逻辑门电路设计组合逻辑电路的步骤是：列出真值表写出逻辑表达式（或填写卡诺图）逻辑化简和变换画出逻辑图第四章 1.常用的组合逻辑部件：编码器、译码器、数据选择器、数据分配器、数值比较器、奇偶校验/产生器、加法器、算术/逻辑运算单元2. 编码：把二进制码按一定的规律编排，是每组代码具有一特定的含义（代表某个数或控制信号）。3. 编

14、码器：具有编码功能的逻辑电路。4. 优先编码：允许同时在几个输入端有输入信号，编码器按输入信号排定的优先顺序，只对同时输入的几个信号中优先权最高的一个进行编码。5. 优先编码器：识别请求信号的优先级别并进行编码的逻辑部件。6. 译码：编码的逆过程，将具有特定含义的二进制码进行辨别，并转换成控制信号。7. 译码器：具有译码功能的逻辑电路。8. 唯一地址译码：将一系列代码转换成和之一一对应的有效信号；常用于计算机中对存储器单元地址的译码，即将每一个地址代码转换成一个有效信号，从而选中对应的单元。9. 代码变换器：将一种代码转换成另一种代码。10. 数据分配器：将一个数据源来的数据根据需要送到多个不

15、同的通道上去，实现数据分配功能的逻辑电路。作用相当于多个输出的单刀多掷开关。11. 数据选择器：经过选择，把多个通路的数据传送到唯一的公共数据通道上取。实现数据选择功能的逻辑电路称为数据选择器。作用相当于多个输入的单刀多掷开关。12. 数值比较器：对两数进行比较，以判断其大小的逻辑电路。13. 半加器：只考虑两个加数本身，而没有考虑低位来的进位，完成这种加法功能的逻辑电路。14. 全加器：能进行加数、被加数和低位来的进位信号相加，并根据求和结果给出该位的进位信号。15. 串行进位：任一位的加法运算必须在低一位的运算完成后才能进行。16. 超前进位加法逻辑：使每位的进位只由加数和被加数决定，而和

16、低位的进位无关。17. 补码=反码+118. 反码=（2n1）原码第五章1. 构成时序逻辑电路的基本单元是触发器。2. 触发器：能够存储一位二进制码的逻辑电路，它有两个互补输出端，其输出状态不仅和输入有关，而且还和原先的输出状态有关。3. 触发器的电路结构分为基本RS触发器、同步RS触发器、主从触发器、边沿触发器、维持阻塞触发器。4. 和非门构成的基本RS触发器的功能表RSQ10101011不变00不定R为置0端，S为置1端，和非门构成的基本RS触发器，R、S低电平有效5. 或非门构成的基本RS触发器中，R、S高电平有效。6. 消除机械开关震动引起的脉冲：运用基本RS触发器；利用基本RS触发器

17、的记忆作用可以消除开关震动所产生的影响。7. 同步RS触发器的约束条件：SR=0因为S=1，R=1时，状态不定。8. 现态：现在的状态，CP作用之前的触发器状态。9. 次态：下一个状态，CP作用之后的触发其状态。10. 主从触发器：有两级触发器构成，其中一级接收输入信号，其状态直接由输入信号决定，称为主触发器，还有一级的输入和主触发器的输出连接，其状态由主触发器的状态决定，称为从触发器11. 主从RS触发器特点：（1） 有两个同步RS触发器即主触发器和从触发器组成，他们受互补时钟信号控制（2） 只在时钟脉冲的负跳沿（CP由1变0时刻，CP的下降沿）（3） 对于负跳沿触发的触发器，输入信号必须在

18、CP正跳沿前加入，为主触发器发生翻转做好准备，而CP正跳沿后的高电平要有一定的延迟时间，以确保主触发器达到新的稳定状态；CP的负跳沿使从触发器发生翻转时后，CP的低电平也必须有一定的延迟时间，以确保从触发器达到新的稳定状态。13. 脉冲工作特性：主从触发器对输入信号和时钟脉冲的要求。14. 和主从触发器相比，同类工艺的边沿触发器有更强的抗干扰能力和更高的工作速度。15. 边沿触发器：触发器接收的是时钟脉冲CP 的某一约定跳变(正跳变或负跳变)来到时的输入数据。在CPl 及CP0 期间以及CP非约定跳变到来时，触发器不接收数据。 16. 电平触发器或电位触发器：当触发器的向步控制信号正为约定“1

19、”或“0”电平时，触发器接收输入数据，此时输入数据D 的任何变化都会在输出Q 端得到反映；当E 为非约定电平时，触发器状态保持不变。鉴于它接收信息的条件是E 出现约定的逻辑电平故称它为电位触发方式触发器，简称电位触发器。 17. 至于电位触发器。只要 Z 为约定电平，数据来到后就可立即被接收，它不需像边沿触发器那样保持到约定控制信号跳变来到才被接收 18. 在边沿触发器中只有在时钟脉冲的上升沿或下降沿时刻，输入信号才能接收。19. 转台转换图：通过描绘系统的状态及引起系统状态转换的事件，来表示系统的行为。此外状态转换图还指明了作为特定事件的结果系统将做那些动作（例如，处理数据）。因此状态转换图

20、提供了行为建模机制。20. 直接预置和直接清零：预置和清零和CP无关。21. JK触发器和RS触发器的不同之处是，它没有约束条件，在J=K=1时，每输入一个时钟脉冲后，触发器翻转一次。触发器的这种状态称为计数状态。由触发器翻转次数可以计算出输入时钟脉冲的个数。22. JK触发器：J=K=0时，输出不变；J=K=1时，每输入一个脉冲，输出就改变一次；其他时候，输出和J相同。23按逻辑功能不同分为：RS触发器、D触发器、JK触发器、T触发器。24. 按触发方式不同分为：电平触发器、边沿触发器和主从触发器。25. 按存储数据原理不同分为：静态触发器和动态触发器。26. 按构成触发器的基本器件不同分为

21、：双极型触发器和MOS型触发器。27. 触发器维持时间：为了工作可靠，时钟信号的状态必须保持一段时间，直到输出端电平稳定，这段时间称为维持时间28. tCPHL：从时钟脉冲触发沿开始到一个输出端由0变1所需的延迟时间29. tCPHL：从时钟脉冲触发沿开始到输出端由1变0的延迟时间30. 最小工作周期=tCPHL+tCPHL31. 建立时间（setup time）是指在触发器的时钟信号上升沿到来以前，数据稳定不变的时间，如果建立时间不够，数据将不能在这个时钟上升沿被打入触发器。32. 保持时间（hold time）是指在触发器的时钟信号上升沿到来以后，数据稳定不变的时间， 如果保持时间不够，数

22、据同样不能被打入触发器。第六章1. 时序逻辑电路：任一刻的输出信号不仅和当时的输入信号有关，而且还和电路原来的状态有关。2. 时序逻辑和组合逻辑的不同：（1） 从逻辑功能来看，即定义的不同（2） 从结构上来看，组合逻辑电路仅由若干逻辑门组成，没有存储电路，因而无记忆能力；而时序逻辑电路除包含组合电路外，还有存储电路，因而有记忆功能3. 存储电路可用延迟元件组成，也可由触发器构成。4. 时序逻辑电路的特点：（1） 时序逻辑电路有组合电路和存储电路组成（2） 时序逻辑电路中存在反馈，因而电路的工作状态和时间因素相关，即时序电路的输出由电路的输入和电路原来的状态共同决定。7. 时序逻辑电路可分为：同

23、步时序电路和异步时序电路8. 同步时序逻辑电路：在同步时序逻辑电路中，存储电路内所有触发器的时钟输入端都接于同一个时钟脉冲源，因而，所有触发器的状态（即时序逻辑电路的状态）的变化都和所加的时钟脉冲信号同步。9. 异步时序逻辑电路：在异步时序逻辑电路中，没有统一的时钟脉冲，有些触发器的时钟输入端和时钟脉冲相连，只有这些触发器的状态才和时钟脉冲同步，而其他触发器状态的变化并不和时钟脉冲同步。10. 同步时序逻辑电路的速度高于异步时序电路，但电路结构一般较后者复杂。11. 状态表：反应时序逻辑电路的输出、次态和电路的输入、现态间对应取值关系的表格。12. 状态图：反应时序逻辑电路状态转换规律及相应输

24、入、输出取值关系的图形。13. 时序图：时序电路的工作波形图，能直观的描述时序电路的输入信号、时钟信号、输出信号及电路的状态转换等在时间上的对应关系。14. 描述时序逻辑电路逻辑功能的方法有：逻辑方程式、状态表、状态图、时序图。逻辑方程组是和具体时序电路直接对应的，状态表和状态图能给出时序电路的全部工作过程，时序图能更直观的显示电路的工作过程。15. 分析时序逻辑电路的过程：由给定的时序电路，写出逻辑方程组列出状态表画出状态图或时序图指出电路的逻辑功能16. 设计时序逻辑电路的过程：根据要实现的逻辑功能，做出原始状态图或原始状态表进行状态化简（状态合并）状态编码（状态分配）求出所选触发器的驱动

25、方程、时序电路的状态方程和输出方程画出设计好的逻辑电路图其中画出正确的原始状态图或原始状态表是关键的一步。17. 在分析方法上，异步时序逻辑电路和同步时序电路有什么不同？（1） 同步时序电路中，各触发器的时钟输入都接至同一个时钟脉冲源，因此各触发器的时钟信号CP的逻辑表达式可以不写（2） 异步时序电路中，各触发器的时钟不同，必须考虑CP端的情况，写出CP的逻辑表达式。18. 同步时序逻辑电路设计步骤：（1） 由给定的逻辑功能求出原始状态图（2） 状态化简（3） 状态编码、并画出编码形式的状态图及状态表（4） 选择触发器的类型及个数（5） 求出电路的输出方程及各触发器的驱动方程（6） 画出逻辑电

26、路图，并检查自启动能力19. 原始状态图：直接由要求实现的逻辑功能能求得的状态转换图。20. 状态等价：是指在原始状态图中，如果有两个或两个以上的状态，在输入相同的条件下，不仅有相同的输出，而且向同一个次态转换，则称这些状态是等价的。21. 状态编码：在得到简化的状态图，要对每一个状态指定一个二进制代码，这就是状态编码或状态分配22. 画原始状态转换图的方法是：（1）分析给定的逻辑功能，确定输入变量、输出变量及该电路应包含的状态，并用字母表示这些状态（2）分别以上述状态为现态，考察每一个可能的输入组合作用下应转入哪个状态及相应的输出，便可求得符合题意的状态图。23.自启动：能自动进入有效状态工

27、作的。第七章1. 计数器：其基本功能是统计时钟脉冲的个数，即实现计数操作，也可用于分频、定时、产生节拍脉冲和脉冲序列等2. 二进制异步计数器特点：（1） n位二进制异步计数器由n个处于计数工作状态的触发器组成。（2） 高位触发器的状态翻转必须在低1位触发器产生进位信号或借位信号之后才能实现。所以称为串行计数器，工作速度较低3. 二进制同步计数器的特点：计数脉冲同时接于各位触发器的时钟脉冲输入端，当计数脉冲来到时，应该翻转的触发器是同时翻转的，没有各级延迟时间的积累。所以称为并行计数器。4. 可逆计数器：同时兼有加和减两种计数功能的计数器5. 检查自启动的方法：画出包括无效状态的完整的状态图，看

28、能否从无效状态进入有效状态。6. 反馈清零法：适用于有清零输入端的集成计数器；其是利用计数器的直接置零端的清零功能，截取计数过程中的某一来控制清零端，使计数器从该状态返回到零而重新开始计数。7. 反馈置数法：适用于具有预置数功能的集成计数器；在计数过程中，可以将它输出的任何一个状态通过译码，产生一个预置数控制信号反馈至预置数控制端，在下一个CP脉冲后，计数器就会把预置数输入端的状态置入输出端。8. 寄存器：计算机和其它数字系统中用来存储代码和数据的逻辑部件。它的主要组成部分是触发器；一位触发器能存储一位二进制代码，所以要存储n位二进制代码的寄存器就要需要n个触发器组成。9. 移位寄存器：将寄存

29、器中各位数据在移位控制信号下，依次向高位或向低位移动一位，具有移位功能的寄存器。10. 移位寄存器不但可以存储代码，还可用来实现数据的串行-并行转换、数据处理及数值的运算。11. 左向移位寄存器：让右边触发器的输出作为左邻触发器的数据输入12. 双向移位寄存器：既能右移又能左移的寄存器13. 环形计数器：将寄存器的最高位的输出接至最低位的输出端，或将最低位的输出接至最高位的输入端，即将移位寄存器的首尾相连就可实现上述功能。第八章1. 中小规模标准集成器件和可编程逻辑器件的比较：中小规模标准集成器件性能好、价格低，但是仅仅采用这些器件构成一个大型复杂的数字系统，常常可能导致系统功耗高、占用空间答

30、、系统可靠性差。可编程逻辑器件解决了上述问题，具有结构灵活、集成度高、处理速度快、可靠性高等优点。2. 按使用功能的不同，半导体存储器可分为随机存取存储器（RAM，又称读写存储器）和只读存储器（ROM）。RAM：Random Access Memory。ROM：Read-Only memory。3. 按存储机理的不同，RAM又可分为静态RAM和动态RAM。4. RAM使用灵活方便，可以随时从其中任一指定地址读出（取出）或写入（存入）数据；但RAM具有易失性，一旦失电，所有存储的数据立即丢失。5. 静态RAM的特点：数据由触发器记忆，只要不断电，数据就能永久保存。缺点：存储单元所用的管子数目多，

31、功耗大，集成度受到限制。6. 动态RAM存储数据的原理是基于MOS管栅极电容的电荷存储效应。7. 再生或刷新：由于漏电流的存在，电容上存储的数据（电荷）不能长久保存，因此必须定期给电容补充电荷，以避免存储数据的丢失8. 为提高集成度，目前大容量动态RAM的存储单元普遍采用单管结构。9. 存储器由存储矩阵、地址译码器和输入/输出控制电路3部分组成，信号线由地址线、数据线、控制线组成。10. 字：存储器以字为单位组织内部结构，一个字含有若干个存储单元。11. 字长：一个字所含的位数12. 位：位(bit)：也称为“比特”。在数字电路和电脑技术中采用二进制，代码只有“0”和“1”，其中无论是 “0”

32、或是“1”在CPU中都是 一“位”。13. 存储器的容量：字数乘以字长 14. 通常RAM以字为单位进行数据的读出和写入15. 地址：为了区别不同的字，将存放同一个字的存储单元编为一组，并赋予一个号码16. 地址存取时间：由于地址缓冲器、译码器及输入/输出电路存在延时，在地址信号加到存储器上之后，必须等待一段时间，数据才能稳定的传输到数据输出端，这段时间就是地址存取时间。17. 读周期：表示芯片连续进行两次读操作必须的时间间隔。 SRAM DRAM存储信息 触发器 电容 破坏性读出 非 是需要刷新 不要 需要 送行列地址 同时送 分两次送运行速度 快 慢集成度 低 高发热量 大 小存储成本 高

33、 低18. 在大容量的存储器中，通常采用双译码结构，即将输入地址分为行地址和列地址两部分，分别由行列地址译码电路译码。19. 扩展存储容量的方法：增加字长（位数）或字数。20. 位扩展可以利用芯片的并联方式实现，即将RAM的地址线、读/写控制线、片选信号对应的并联起来。21. 字数的扩展可以利用外加译码器，控制存储器芯片的片选输入端来实现。22. ROM一般由专用的装置写入数据，数据一旦写入，不能随意改写，在切断电源后，数据也不会消失，既具有非易失性。23. ROM种类：1） 从制造工艺上看:有二极管ROM，双极型ROM，MOS型ROM2） 按存储内容存入方式不同：固定ROM、可编程ROM 可

34、编程ROM又可以细分为：可编程存储器PROM、光可擦除可编程存储器EPROM 电可檫除可编程存储器E2PROM和快闪存储器。25. 固定ROM又称掩膜ROM，在制造时利用掩膜技术将数据写入存储器，不能更改。26. PROM：programmable read-only memory 出厂时，存储内容全为1或0，用户可根据需要最主要特征是只允许数据写入一次，如果数据输入错误只能报废。27. EPROM：Erasable Programmable ROM，采用浮栅技术 ，用紫外光线擦除 ，写入需要较高的电压，EPROM芯片在写入资料后，还要以不透光的贴纸或胶布把窗口封住，以免受到周围的紫外线照射而

35、使资料受损。 EPROM芯片在空白状态时（用紫外光线擦除后），内部的每一个的数据都为1（）。 其擦除为一次全部擦除，其数据写入需要通用或专用的编程器。28. E2PROM：Electrical erasable Programmable ROM，采用浮栅技术，电檫除的过程就是改写过程，以字为单位进行擦除和写过程；既具备ROM的非易失性，又具备类似RAM的功能。29. 快闪存储器：Flash Memory，数据的擦除和写入是分开进行的。擦除和EPROM擦除类似，为整片擦除或分块擦除；写入方式和EPROM相同，需要较高的电压。30. PLD：programmable logic device 可编

36、程逻辑器件 ；这种表示法在芯片内部配置和逻辑图之间建立一一对应的关系，并将逻辑图和真值表结合起来，构成了一种紧凑而易于识读的表达形式。31. PLD电路由和门和或门阵列两种基本的门阵列组成。门阵列交叉点上的连接方式共有三种情况：1） 硬线连接：硬线连接是固定连接，不可以编程改变。2） 可编程“接通”单元：它依靠用户编程来实现“接通”连接。3） 可编程“断开”单元：编程实现断开状态。这种单元又称为被编程擦除单元。32. PAL：programmable array logic ；可编程阵列逻辑器件；它采用可编程和门阵列和固定连接或门阵列的基本结构形式，一般采用熔丝编程技术实现和门阵列。使用PAL

37、实现逻辑函数时，每个输出是若干个乘积之和，即用乘积之和的形式实现逻辑函数，其中乘积项数目固定。33. GAL：generic array logic；可编程通用阵列逻辑器件；34. GAL和PAL的相同点是什么,不同点是什么相同点：都采用了和-或阵列结构；都需要通用或专用编程器件进行编程。不同点：PAL 一旦编程便不可更改；不同输出结构的PAL对应不同型号的PAL，不便于用户使用GAL具有可擦除、可重新编程和可重新配置其结构等功能；灵活性大，而且能对PAL仿真，并能全部兼容。35. CPLD：(Complex Programmable Logic Device)复杂；主要是由可编程逻辑(MC，

38、Macro Cell)围绕中心的可编程互连单元组成。36. CPLD结构上可分为：1） 通用逻辑块（GLB）的结构：它可实现类似GAL的功能。2） 输入输出I/O单元结构：完成输入输出功能。3） 输出布线区：作用是把GLB的输出信号接到I/O单元。4） 时钟分配网络：用来产生逻辑块使用的时钟。37. CPLD可编程特性基于“在系统可编程（ISP）”技术，此技术的特点：常规的PLD是对每个器件单独编程然后再装配，而ISP是先装备，然后编程，称为产品后还可反复编程。38. FPGA（FieldProgrammable Gate Array），即现场可编程门阵列，它是在PAL、GAL、CPLD等可编

39、程器件的基础上进一步发展的产物。 39. FPGA实现各种组合逻辑功能的原理是：通过对各存储单元的编程，来控制门阵列中门的“开”和“关”，从而实现不同的逻辑功能。40. .FPGA的编程过程实际上是对各存储单元写入数据的过程，这些数据也成为编程数据，存储单元中的编程数据一旦确定，门阵列的逻辑关系也就确定了。在上述门阵列的基础上再增加触发器，便可构成即可实现组合逻辑功能又可实现时序逻辑功能的基本逻辑单元电路。41. FPGA的结构组成为：可编程逻辑模块CLB、输入输出模块IOB、可编程连线资源。42. 可编程逻辑模块CLB是实现各种逻辑功能的基本单元，包括组合逻辑、时序逻辑、RAM及各种运算功能

40、。43. 输入输出模块IOB功能：通过编程可将I/O引脚设置成输入、输出和双向等不同功能。44. 可编程连线资源：实现CLB和CLB、CLB和IOB、以及全局信号和CLB和IOB之间的连接。45. 由于SRAM在掉电后其内部的数据会丢失，所以基于SRAM的FPGA必需设置一个PROM芯片，用以存放FPGA的编程数据。46. CPLD的特点：它具有编程灵活、集成度高、设计开发周期短、适用范围宽、开发工具先进、设计制造成本低、对设计者的硬件经验要求低、标准产品无需测试、保密性强、价格大众化等特点，可实现较大规模的电路设计 47. FPGA的特点：1） 采用FPGA设计ASIC电路()，用户不需要投

41、片生产，就能得到合用的芯片。2） FPGA可做其它全定制或半定制ASIC电路的中试样片。3） FPGA内部有丰富的触发器和I/O引脚。4） FPGA是ASIC电路中设计周期最短、开发费用最低、风险最小的器件之一。5) FPGA采用高速CMOS工艺，功耗低，可以和CMOS、TTL电平兼容。 48.FPGA和CPLD的区别：CPLD更适合完成各种算法和组合逻辑，FP GA更适合于完成时序逻辑。CPLD的连续式布线结构决定了它的时序延迟是均匀的和可预测的，而FPGA的分段式布线结构决定了其延迟的不可预测性。在编程上FPGA比CPLD具有更大的灵活性。CPLD通过修改具有固定内连电路的逻辑功能来编程，

42、FPGA主要通过改变内部连线的布线来编程；FP GA可在逻辑门下编程，而CPLD是在逻辑块下编程。FPGA的集成度比CPLD高，具有更复杂的布线结构和逻辑实现。CPLD比FPGA使用起来更方便。CPLD的编程采用E2PROM或FASTFLASH技术，无需外部芯片，使用简单。而FPGA的编程信息需存放在外部存储器上，使用方法复杂。CPLD的速度比FPGA快，并且具有较大的时间可预测性。这是由于FPGA是门级编程，并且CLB之间采用分布式互联，而CPLD是逻辑块级编程，并且其逻辑块之间的互联是集总式的。在编程方式上，CPLD主要是基于E2PROM或FLASH存储器编程，编程次数可达1万次，优点是系

43、统断电时编程信息也不丢失。CPLD又可分为在编程器上编程和在两类。FPGA大部分是基于SRAM编程，编程信息在系统断电时丢失，每次上电时，需从器件外部将编程数据重新写入SRAM中。其优点是可以编程任意次，可在工作中快速编程，从而实现板级和系统级的动态配置。CPLD保密性好，FPGA保密性差。一般情况下，CPLD的功耗要比FPGA大，且集成度越高越明显。 第一章 半导体二极管一.半导体的基础知识1.半导体-导电能力介于导体和绝缘体之间的物质(如硅Si、锗Ge)。2.特性-光敏、热敏和掺杂特性。3.本征半导体-纯净的具有单晶体结构的半导体。 4. 两种载流子 -带有正、负电荷的可移动的空穴和电子统

44、称为载流子。 5.杂质半导体-在本征半导体中掺入微量杂质形成的半导体。体现的是半导体的掺杂特性。 *P型半导体: 在本征半导体中掺入微量的三价元素（多子是空穴，少子是电子）。 *N型半导体: 在本征半导体中掺入微量的五价元素（多子是电子，少子是空穴）。6. 杂质半导体的特性 *载流子的浓度-多子浓度决定于杂质浓度，少子浓度和温度有关。 *体电阻-通常把杂质半导体自身的电阻称为体电阻。 *转型-通过改变掺杂浓度，一种杂质半导体可以改型为另外一种杂质半导体。7. PN结 * PN结的接触电位差-硅材料约为0.60.8V，锗材料约为0.20.3V。 * PN结的单向导电性-正偏导通，反偏截止。 8.

45、 PN结的伏安特性二. 半导体二极管 *单向导电性-正向导通，反向截止。 *二极管伏安特性-同结。 *正向导通压降-硅管0.60.7V，锗管0.20.3V。 *死区电压-硅管0.5V，锗管0.1V。3.分析方法-将二极管断开，分析二极管两端电位的高低: 若 V阳 V阴( 正偏 )，二极管导通(短路); 若 V阳 V阴( 反偏 )，二极管截止(开路)。第二章 三极管及其基本放大电路一. 三极管的结构、类型及特点1.类型-分为NPN和PNP两种。2.特点-基区很薄，且掺杂浓度最低；发射区掺杂浓度很高，和基区接触 面积较小；集电区掺杂浓度较高，和基区接触面积较大。 二. 三极管的工作原理1. 三极管

46、的三种基本组态四. 基本放大电路组成及其原则1. VT、 VCC、 Rb、 Rc 、C1、C2的作用。2.组成原则-能放大、不失真、能传输。五. 放大电路的图解分析法1. 直流通路和静态分析 *概念-直流电流通的回路。 *画法-电容视为开路。 *作用-确定静态工作点 *直流负载线-由VCC=ICRC+UCE 确定的直线。*电路参数对静态工作点的影响 1）改变Rb ：Q点将沿直流负载线上下移动。 2）改变Rc ：Q点在IBQ所在的那条输出特性曲线上移动。 3）改变VCC：直流负载线平移，Q点发生移动。 2. 交流通路和动态分析*概念-交流电流流通的回路*画法-电容视为短路,理想直流电压源视为短路。 *作用-分析信号被放大的过程。*交流负载线- 连接Q点和V CC点 V CC= UCEQ+I