EDA技术学习资料.doc

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1、如有侵权，请联系网站删除，仅供学习与交流EDA技术【精品文档】第 6 页河北科技大学2010-2011学年第二学期EDA技术考试试卷学校 河北科技大学 班级 市场营销L082 姓名 张飞 学号 08L0204216 题号一二三四五得分一名词解释1、 EDAEDA是（Electronic Design Automation）的缩写，在20世纪60年代中期从（CAD）、（CAM）、（CAT）和（CAE）的概念发展而来的。2、 VHDLVHSIC（Very High Speed Integrated Circuit）Hardware Description Language是一种超大规模集成电路，是

2、为满足军用高速信号处理、抗核辐射、故障容限和芯片自检测要求而研制的。3、 CPLDCPLD(Complex Programmable Logic Device)复杂，是从PAL和GAL器件发展出来的器件，相对而言规模大，结构复杂，属于范围。是一种用户根据各自需要而自行构造逻辑功能的4、 FPGAFPGA（FieldProgrammable Gate Array），即现场可编程门阵列，它是在PAL、GAL、CPLD等可编程器件的基础上进一步发展的产物。它是作为专用集成电路（ASIC）领域中的一种半定制电路而出现的，既解决了定制电路的不足，又克服了原有可编程器件门电路数有限的缺点。5、 异步复位异

3、步复位：它是指无论时钟沿是否到来，只要复位信号有效，就对系统进行复位二1利用VHPL语言设计数字系统具有哪些特点？VHDL系统设计的基本点：（1）与其他硬件描述语言相比，VHDL具有以下特点： （2）功能强大、设计灵活。 （3）强大的系统硬件描述能力。 （4）易于共享和复用。 2举例说明FPDA是如何通过查找表实现其逻辑功能的？在计算机科学中，查找表是用简单的查询操作替换运行时计算的数组或者 associative array 这样的数据结构。由于从内存中提取数值经常要比复杂的计算速度快很多，所以这样得到的速度提升是很显著的。 一个经典的例子就是三角表。每次计算所需的正弦值在一些应用中可能会慢

4、得无法忍受，为了避免这种情况，应用程序可以在刚开始的一段时间计算一定数量的角度的正弦值，譬如计算每个整数角度的正弦值，在后面的程序需要正弦值的时候，使用查找表从内存中提取临近角度的正弦值而不是使用数学公式进行计算。 在计算机出现之前，人们使用类似的表格来加快手工计算的速度。非常流行的表格有三角、对数、统计 density 函数。另外一种用来加快手工计算的工具是滑动计算尺。 一些折衷的方法是同时使用查找表和插值这样需要少许计算量的方法，这种方法对于两个预计算的值之间的部分能够提供更高的精度，这样稍微地增加了计算量但是大幅度地提高了应用程序所需的精度。根据预先计算的数值，这种方法在保持同样精度的前

5、提下也减小了查找表的尺寸/ 在图像处理中，查找表经常称为LUT，它们将索引号与输出值建立联系。颜色表作为一种普通的 LUT 是用来确定特定图像所要显示的颜色和强度。 另外需要注意的一个问题是，尽管查找表经常效率很高，但是如果所替换的计算相当简单的话就会得不偿失，这不仅仅因为从内存中提取结果需要更多的时间，而且因为它增大了所需的内存并且破坏了高速缓存。如果查找表太大，那么几乎每次访问查找表都回倒置 cache miss，这在处理器速度超过内存速度的时候愈发成为一个问题。在编译器优化的 rematerialization 过程中也会出现类似的问题。在一些环境如Java 编程语言中，由于强制性的边界

6、检查带来的每次查找的附加比较和分支过程，所以查找表可能开销更大。 何时构建查找表有两个基本的约束条件，一个是可用内存的数量；不能构建一个超过能用内存空间的表格，尽管可以构建一个以查找速度为代价的基于磁盘的查找表。另外一个约束条件是初始计算查找表的时间尽管这项工作不需要经常做，但是如果耗费的时间不可接受，那么也不适合使用查找表。 3简述用QUA RTUS开发数字系统的过程（1）. 逻辑设计。首先要使用数字电路的基本设计方法设计数字系统，组合逻辑用组合逻辑的设计方法，时序逻辑用时序逻辑的设计方法。设计完成后，使用硬件描述语言（Verilog或VHDL）输入QuartusII进行综合。（2）. 仿真

7、验证阶段。编译无误后，使用调试工具（QuartusII自带的向量波形文件或ModelSim）对综合生成的结果进行仿真。首先进行功能仿真（Functional Simulation）以验证逻辑是否正确。功能仿真无误后，进行时序仿真（Timing Simulation）验证电路功能是否正常。（3）. 下载调试阶段。时序仿真结果无误后，将生成的电路下载进入对应的FPGA或CPLD芯片中，进行管脚分配，所有工作完成后进行调试，若调试有误，则查找原因返回步骤1或步骤2修改设计；若调试无误则数字系统设计完成。 4简述FPGA与CPLD在硬件结构上的区别尽管FPGA和CPLD都是可编程ASIC器件,有很多共

8、同特点,但由于CPLD和FPGA结构上的差异,具有各自的特点:CPLD更适合完成各种算法和组合逻辑,FP GA更适合于完成时序逻辑。换句话说,FPGA更适合于触发器丰富的结构,而CPLD更适合于触发器有限而乘积项丰富的结构。CPLD的连续式布线结构决定了它的时序延迟是均匀的和可预测的,而FPGA的分段式布线结构决定了其延迟的不可预测性。在编程上FPGA比CPLD具有更大的灵活性。CPLD通过修改具有固定内连电路的逻辑功能来编程,FPGA主要通过改变内部连线的布线来编程;FP GA可在逻辑门下编程,而CPLD是在逻辑块下编程。FPGA的集成度比CPLD高,具有更复杂的布线结构和逻辑实现。CPLD

9、比FPGA使用起来更方便。CPLD的编程采用E2PROM或FASTFLASH技术,无需外部存储器芯片,使用简单。而FPGA的编程信息需存放在外部存储器上,使用方法复杂。CPLD的速度比FPGA快,并且具有较大的时间可预测性。这是由于FPGA是门级编程,并且CLB之间采用分布式互联,而CPLD是逻辑块级编程,并且其逻辑块之间的互联是集总式的。 在编程方式上,CPLD主要是基于E2PROM或FLASH存储器编程,编程次数可达1万次,优点是系统断电时编程信息也不丢失。CPLD又可分为在编程 器上编程和在系统编程两类。FPGA大部分是基于SRAM编程,编程信息在系统断电时丢失,每次上电时,需从器件外部

10、将编程数据重新写入SRAM中。其优 点是可以编程任意次,可在工作中快速编程,从而实现板级和系统级的动态配置。CPLD保密性好,FPGA保密性差。一般情况下,CPLD的功耗要比FPGA大,且集成度越高越明显。 5如何消除数字电路中的“毛刺”在用PLD设计中可以采用的消除毛刺的办法.在同一块电路板上，由于信号线的走线过长而产生的高频毛刺我们可以通过在接近输入端串联一个100欧左右的电阻来滤除。但是对于板外信号，或者板内其他干扰造成较大的抖动时只好采用积分电路来滤波，即串一个电阻还要并一个电容接地。同样在VHDL中我们可以采用类似的办法，对于小于触发器建立时间的毛刺可以用时钟打一下实现滤波。但对于开

11、关或按键抖动等较大的干扰，我们可以采用延时比较法或积分法，或者二者并用。比较法：这个方法很好理解，就是若干个时钟周期读取的数据相同时我们认为收到了一个稳定的数据，否则认为是过渡态。即采用若干位的移位寄存器，当寄存器是全1或全0时才开始读数。这种方法的缺点是，当干扰脉冲较宽时我们必须等比地扩大移位寄存器的比特，消耗较大资源。积分法：用一个增减计数器，当输入信号为1时计数器递增计数直到计数器全1停止计数、否则计数器递减计数直到全0停止计数。那么计数器的MSB即为输入信号的去抖信号。你也可以用时钟再加上一个速度较慢的使能来对输入信号计数。显然计数器的位数要求与要去抖的抖动脉冲宽度的对数关系。当然也可

12、以二者结合，前端用几个比特的移位寄存器实现比较，比较结果作为计数使能来控制接下来的增减计数器的计数。三1编程实现3-8译码器library IEEE;use IEEE.std_logic_1164.all;entity ls138 is port ( A : in std_logic_vector (2 downto 0); S1,S2,S3 : in std_logic; Y : out std_logic_vector (7 downto 0)end entity;architecture ls138_arch of ls138 is signal s : std_logic_vector

13、(2 downto 0);begin S = S1&S2&S3; process(A, S) begin Y 1); if S=100 then case A is when 000 = Y Y Y Y Y Y Y Y NULL; end case; end if; end process;end architecture; 2编程实现60进制的计算器，要求带复位清零，用CLR表示，高电平有效，输出带进位端用CO表示。library IEEE;use IEEE.std_logic_1164.all;use IEEE.std_logic_arith.all;use IEEE.std_logic_

14、unsigned.all;entity counter60 isport(clk,clr:in std_logic; c:out std_logic; bcd1:out std_logic_vector(3 downto 0); bcd2:out std_logic_vector(3 downto 0);end counter60;architecture rtl of counter60 is signal bcd1n:std_logic_vector(3 downto 0):=0000; signal bcd2n:std_logic_vector(3 downto 0):=0000; si

15、gnal cn:std_logic:=1; begin bcd1=bcd1n; bcd2=bcd2n; c=cn;process(clk,clr) begin if(clr=1) then bcd1n=0000; else if(clkevent and clk=0) then if(bcd1n=1001) then bcd1n=0000; else bcd1n=bcd1n+1; end if; end if; end if;end process;process(clk,clr) begin if(clr=1) then bcd2n=0000; else if(clkevent and clk=0) then if(bcd1n=1001) then if(bcd2n=0101) then bcd2n=0000; else bcd2n=bcd2n+1; end if; end if; end if; end if;end process;process(clk) begin if(clkevent and clk=0) then if(bcd1n=1001 and bcd2n=0101) then cn=0; else cn=1; end if; end if; end process;end rtl;