Design note for DF.doc

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1、如有侵权，请联系网站删除，仅供学习与交流Design note for DF【精品文档】第 11 页Decimation Filter for Sigma-delta ADC1 滤波器的Simulink建模仿真与FPGA验证流程 1.1 数字滤波器的Simulink建模方法MATLAB/Simulink是动态系统建模、仿真和分析的绝佳平台，基于该工具的数字滤波器设计方法主要有三种：1）用MATLAB的signal processing toolbox完成滤波器的结构参数计算（如IIR filter的分子、分母多项式系数，FIR filter的抽头系数），然后用simulink的basic bl

2、ockset和signal processing blockset当中的基本模块或子系统功能模块完成filter的设计；2）用MATLAB的filterbuilder GUI功能完成滤波器的设计，在command window中键入filterbuilder 即可启动设计流程；3）用signal processing blockset 中的FDAtool GUI完成滤波器的设计，相应的模块如图1.1所示。本文档的滤波器设计主要借由FDAtool 完成，MATLAB版本为R 2007b。图1.1 simulink中FDAtool GUI的启动模块Filter Realization Wizard

3、 1.2 数字滤波器的特性分析与仿真Filter的外部特性由激励响应确定：时域特性包括冲激响应、阶跃响应等，FIR filter的冲激响应即为抽头系数序列，而一般filter的阶跃响应可确定其动态调整过程，包括瞬态与稳态行为；频域特性，包括幅频特性与相频特性，是滤波器性能的重要衡量标准。经典滤波器根据幅频特性可分为低通、高通、带通和带阻滤波器，图1.2所示为低通滤波器的幅频特性，其主要性能指标包括：通带纹波1, 阻带纹波2，通带边缘频率p，通带最大衰减，阻带边缘频率s，阻带最小衰减，以及过渡带宽度b。图1.2 低通滤波器幅频特性曲线性能优越的滤波器要求通带尽可能平坦，阻带衰减尽量大，同时过渡带

4、尽量窄，以充分滤除带外噪声，提高信号的信噪比。滤波器的阶次和复杂度随滤波器性能的提高而增加。滤波器的相频特性描述了不同频率成分的相位延迟情况，可提取的参数指标包括相位延迟与群延迟。当群延迟为常量时，相应的离散系统为线性相位系统，信号经滤波传递之后不会发生相位失真。FIR系统较易实现线性相位，当其满足奇偶对称关系时，群延迟，N为单位抽样响应序列的长度。一般滤波器设计都采用FIR系统，并且通常为滤波器I型。首先由于FIR系统的单位抽样响应序列，因此系统总是稳定的，其次FIR系统较易获得线性相位，而且结构简单易于实现，主要包括直接型、转置型和对称型结构，也可以采用分布式算法等快速实现FIR系统。图1

5、.3所示为FIR系统的对称结构，直观上可以节省近一半的乘法操作，即 (1)图1.3 FIR系统的对称结构FIR 滤波器的设计方法主要有窗函数法、频域抽样法和切比雪夫最佳一致逼近法。从数值分析角度讲，窗函数法是最小平方意义的傅里叶级数法。频域抽取是基于N点理想滤波器频域序列Xd(k) 和DFT 的插值方法。而基于交错点组定理的切比雪夫最佳一致逼近，则是对性能控制得最精确的数值逼近方法。故高阶滤波器的抽头系数通常采用最佳一致逼近方法获得，首先在MATLAB中根据滤波器性能指标和通、阻带权重比例，先用remezord函数估计阶次N-1，再用remez函数通过迭代的方式（remez算法）确定极值频率点

6、，进而确定滤波器系数。而一些简单结构的FIR滤波器也有其特殊通途，并且易于实时实现，如平均滤波器、梳状滤波器和平滑滤波器等。在Simulink中，滤波器的幅频响应的分析观察需借助FFT模块。图1.4所示是MAC FIR filter的频谱特性测试模型，滤波器的抽头系数由FDAtool获得，MAC Based FIR的系数为定点量化数据，Reference Filter的系数为64-bit 双精度浮点数据，仿真结果见图1.5。图1.4 滤波器的频率响应分析(a) 系数定点化结果 (b) 系数未量化结果1.5 (c) 二者对比，红色为(a), 蓝色为(b)1.3 从Simulink 到FPGA 实

7、时验证Simulink完成行为建模与仿真之后，到FPGA平台的实时验证方法主要有两种（FPGA的验证平台为Xilinx Spartan 3E）： 1）由HDL coder 生成HDL代码，再导入Modelsim仿真，经代码功能验证之后，导入Xilinx ISE，通过综合(XST 或Synplify作为综合器)、映射、布局布线等步骤后生成bitstream 文件，便可通过iMPACT软件和JTAG总线下载到Xilinx FPGA中。为了实时检测、分析片内信号，需要在工程中嵌入Chipscope内核，然后利用Xilinx的Chipscope Pro软件在线完成逻辑分析与显示功能。2）由FDAtoo

8、l得到滤波器的Simulink模型后，建立System Generator数字信号处理工程，相应的信号处理模块来自Xilinx提供的模块集，这些模块集在Simulink Library Browser中的位置如图1.6所示（ISE Design Suit 10.1配合MATLAB R 2007a/b使用）。建立System Generator工程后，可以继续完成软件端的Simulink仿真，嵌入Chipscope模块之后，将综合得到bitstream文件下载到FPGA，便可完成板级验证。也可以构建硬件协同仿真模型，实现Simulink与FPGA的协同仿真，协同仿真模式包括单字节同步协同仿真和矢

9、量传输模式的异步协同仿真。在进行硬件协同仿真时，PC端与FPGA端通过Shared Memory进行缓冲协调，通信链路可选择为Ethernet、JTAG或PCIE。单字节模式下，PC端在每个Simulink仿真时步点，会往FPGA发送单字节数据和同步触发控制信号，因此存在较大的通信开销和计算延迟。而矢量传输模式的仿真速度比单字节模式更快，即FPGA每次都高效地处理一帧信号，而后将处理结果经异步缓冲后传输到PC端予以显示或后续处理，从而避免了同步控制带来的开销延迟。图1.6 System Generator的模块集2 数字抽取滤波器构架与设计图2.1 数字抽取滤波器构架数字抽取滤波器构架如图2.

10、1所示，抽取滤波器完成OSR的降采样，并对采样调制信号作低通滤波处理。系统模型主要由三部分组成：CIC滤波器，补偿滤波器(Compensation Filter)和半带滤波器（Half-band Filter）；CIC DF 完成64倍抽取和前级滤波；C-DF对CIC DF 的频率响应作补偿，以减少通带边缘的衰减，提高通带性能；HB DF完成2倍抽取，并增大滤波器的阻带衰减，可以是单级或两级级联结构。Sigma-delta ADC输入信号的带宽为500Hz，即奈奎斯特率为1KHz，同时采样电路的过采样率为OSR=128，因此从调制器输入到滤波器的信号的频率为128KHz。滤波器整体设计指标如表

11、1所示，抽取倍数为128，若被采模拟信号幅值在-1V到1V之间，要想达到16-bit的分辨率，则处理的定点字长不小于18-bit。滤波器响应类型为FIR，通带衰减不超过0.3dB，边缘在400Hz附近，阻带衰减不低于120dB，边缘在600Hz附近。表1 数字抽取滤波器设计指标OSR128Resolution16-bitDecimation Factor128Response TypeFIRfp400Hzfs600Hzp0.3dBs120dB 2.1 CIC 滤波器分析与设计图2.2 CIC滤波器结构CIC滤波器的优点为能获得较大的抽取倍数，不需要乘法器，并且为线性相位。如图2.2所示，CIC

12、抽取器由级联积分器和梳状滤波器构成，二者之间为Down-sample模块： (2)其中M为差分延迟量，K为级联的无延迟积分器或差分器的数目。本设计中，CIC滤波器的抽取倍数为R=64，M=1，K=5，则滤波器阶次为，并且定点量化的原则为：输入数据位Fixdt(1,20,19)，输出为Fixdt(1,50,19)，每节处理的定点数格式为Fixdt(1,50,19)。所得到的频谱特性曲线如图2.3所示，由主瓣和边瓣构成，在064KHz范围内共有R/2=32瓣，显然R越大瓣数越多，主瓣也会进一步压缩。级联数K越大，边瓣峰值越小，但主瓣在边缘频率点的衰减也会增大。综合上述两点，R=64，K=5。图2.

13、3 CIC抽取器的频谱曲线对于CIC抽取器而言，由于Sinc形式的幅频特性： (3)导致图2.3所示通带最大增益为，为了使衰减至0，则需要后置固定增益滤波器，其输出数据格式为Fixdt(1,20,18)，相应的MATLAB工作区中滤波器结构体设计流程如图2.4所示。图2.4 固定增益滤波器设计流程2.2 补偿滤波器分析与设计p2.9dB0.3dB图2.5 CIC滤波器的通带边缘衰减需要予以补偿如图2.5所示，CIC滤波器的幅频响应呈sinc函数形状，导致通带衰减特性不能满足要求，因此需要对CIC特性做补偿。采用Inverse Sinc Low-pass FIR filter 对CIC的频率特性

14、作补偿，CFIR的参数配置、频谱特性及对CIC DF的补偿作用如图2.6所示。滤波器处理有限字长数据的定点量化原则为：输入数据Fixdt(1,20,18)，输出数据Fixdt(1,20,18)，滤波器系数Fixdt(1,16,15)，内部乘法器输出Fixdt(1,37,33)，内部累加器输出Fixdt(1,38,33)。(a) CFIR参数配置(b) CFIR的频谱特性p0.2dB0.3dB(c) CFIR对CIC DF的补偿作用图2.6 CFIR的参数配置、频谱曲线和补偿作用2.3 半带滤波器分析与设计HB-DF满足在半周期内通带与阻带纹波相等，宽度也相等，即： (4)优点：近一半系数为零，

15、采用折叠结构时，乘法次数减少近3/4，加法次数减少近1/2。单级HB-DF的参数配置、频谱响应以及与CIC DF和CFIR级联之后的频谱响应如图2.7所示，所得到的HB-DF的阶次为94，结构为多相位转置结构，抽取倍数为2。(a) 单级HB-DF的参数配置(b) HB-DF的频谱特性 (c) HB-DF与CIC DF和CFIR级联之后的频谱曲线图2.7 单级HB-DF特性采用两级级联结构时，HB-DF1与HB-DF2的参数配置为：通带边缘都为440Hz，边缘衰减为0.1dB。采用最佳一致逼近得到的滤波器阶次都各为38，HB-DF1的结构为对称折叠结构，而HB-DF2的结构为多相位转置结构。CI

16、C DF、CFIR、HB-DF1和HB-DF2级联后的频谱特性如图2.8所示。图2.8 HB-DF1、HB-DF2与CIC DF和CFIR级联之后的频谱曲线上述CIC DF，CFIR和HB-DF级联之后获得的Simulink模型和初步的Simulink测试模型如图2.9所示，其中HB FIR DF可以是单级结构或两级级联结构，输入测试信号幅值为A=0.5V，频率为f=100Hz，采样率为fs=128KHz。(a) Simulink model of cascaded decimator图2.9 (b) Primary test-bench for decimator表2 数字抽取滤波器初步仿真

17、测试结果p/dBs/dBorderGroup DelaySimulation DelayCIC+CFIR+HBDF1+HBDF20.25615870993549.50.028sCIC+CFIR+HBDF0.18614982514125.50.033s表2所示为两种级联抽取滤波器的仿真测试对比，在满足通带与阻带特性的前提下，为了得到阶次更低及仿真延迟更低的滤波器，选择CIC+CFIR+HBDF1+HBDF2结构更合适。3 数字抽取滤波器的功能仿真图3.1 Sigma-delta ADC的总体构架Sigma-delta ADC的结构框图如图3.1所示，过采样电路按照过采样频率对输入信号进行采样，S

18、igma-delta调制器为低通单环结构，量化器输出为1-bit高速脉宽调制信号，该调制信号通过抽取滤波器的平滑与降采样，可获得奈奎斯特率的高精度数字编码序列。图3.2 数字抽取滤波器与Sigma-delta调制器的级联仿真模型表3 Simulink仿真模型的说明Input SignalOSRSDM TypeOutput of SDM10KHz sine + white noise +expected signal1281-bit single loop 1-bit modulated pulse sequence Digital Filter TypeDecimation FactorOut

19、put of Decimation FilterLow-pass FIR: CIC+CDF+HBDF1+HBDF2128Nyquist-rate signal with high-resolution图3.2所示为数字抽取器与Sigma-delta调制器级联后的Simulink仿真测试模型，表3为该模型的具体说明：其中输入的测试激励为带外10KHz高频干扰+均匀白噪声+带内信号（100Hz500Hz，A在01V范围取值）；调制器为1-bit量化的单环结构；抽取器结构含有两级HBDF，输出数据的格式为Fixdt(1,20,19)。例如，当SDM为二阶非理想结构时，信号的调制、抽取滤波过程如图3.

20、3所示，1为输入的叠加信号，带内信号频率为100Hz，A=0.5V；2为调制器输出的1-bit量化信号，输入信号的幅度信息调制到脉宽变化之中；3为滤波器的抽取结果。图3.4所示为这一情形下，调制器输出与滤波器输出的功率谱密度，此时SNDR80.9dB，ENOB13.15bits。相应的输入信号和滤波器输出信号的频谱如图3.5所示，可见滤波器滤除了带外10KHz的高频噪声，而调制器输出信号带有量化噪声。图3.3 SD-ADC的信号调制与抽取滤波过程图3.4 调制器输出信号与滤波器输出信号的功率谱密度图3.5 SD ADC输入信号与滤波器输出信号的FFT当输入信号幅值不变，频率变为400Hz时，得

21、到如图3.6所示的PSD结果。由于此时信号接近通带边缘，因此SNDR略有损失，ENOB也有所下降。图3.6 当输入信号频率为400Hz时，PSD分析结果当输入信号幅值不变，频率变为500Hz时，得到如图3.7所示的PSD结果。由于此时信号以进入滤波器过渡带通带边缘，因此SNDR损失很大，ENOB几乎下降为0。图3.7 当输入信号频率为500Hz时，PSD分析结果4 单环SDM的研究与Simulink建模仿真单环Sigma-delta 调制器的一般性结构如图4.1所示，主要由采样电路，积分器，量化器和DAC等构成。SDM首先通过过采样技术将带内量化噪声平均到由过采样频率决定的频率范围内，其次经噪

22、声整形技术将量化噪声转移至高频段。图4.1 单环SDM结构框图对于单环SDM，设积分器的转移函数为H(z)，则信号转移函数STF(z)和噪声转移函数NTF(z)分别为： (5) (6)NTF通常为高通类型，则SDM对带内量化噪声的平均技术和转移整形技术可表达为： (7)对于L阶单环理想SDM，当过采样率为OSR=R时，输出动态范围DRdB与有效位数ENOB分别为： (8) (9)非理想单环SDM会引入一些非理想因素，如表4所示，包括采样时钟抖动，积分电容，积分器的有限增益、有限带宽、输出饱、运放噪声和压摆率，以及量化器的匹配误差。表4 SDM的非理想因素及设计取值Clock Jitter16e

23、-12Integration Capacitance5pFFinite Gain(1e6-1)/1e6Output Saturation1.5VGBW40MHzSlew Rate30V/usOpnoise30e-6Match Error9e-10SDM的仿真测试模型仍为图3.2，为了保证PSD有足够的频域分辨率，当OSR=128时，Pre-PSD的采样点数为215，Post-PSD的采样点数为256；当OSR=256时，Pre-PSD的采样点数为216，Post-PSD的采样点数为256。这样Pre-PSD的频率分辨率为，Post-PSD的频率分辨率为，因此可以确保PSD模块可以分析得到很丰富

24、的频域信息。图4.2 二阶单环非理想SDM结构图4.2所示为第3节滤波器仿真时使用的二阶单环非理想SDM，仿真结果为ENOB13.15bits，达不到16-bit的设计需求，因此需要提高SDM阶次或提高OSR。图4.3 三阶单环1-bit SDM信号处理模型图4.3所示为三阶单环SDM的信号流图，该结构的噪声转移函数为： (10)用于确定三阶单环SDM结构参数a1，a2，a3的MATLAB程序如下：% 3-order integrator parameters of single loop SDML=3;Rstop=110;B=bw*h1/Fs;b,a=cheby2(L,Rstop,B,hig

25、h);b=b/b(1);NTF3=filt(b,a)figure(7)zplane(b,a)a23=a(2)+3a22=(a(3)-3+2*a23)/a23a21=(a(4)+1-a23+a22*a23)/(a22*a23)a23=a23-h2该算法采用切比雪夫II型模拟滤波器原型，来求解(10)式表示的IIR系统，得到的pole-zero distribution 如图4.4所示，参数计算结果如表5所示。图4.4 三阶单环SDM的NTF(z)极-零分布图表5 三阶单环SDM参数计算结果OSRa1a2a3h1h2Rstop1280.21440.52290.99870.110.21110dB25

26、60.20190.48740.99530.220.12110dB当输入信号为A=0.5V，f=100Hz，OSR=128时，三阶单环理想SDM的仿真结果如图4.5所示，此时SNDR=92.7，ENOB=15.11bits。图4.5 三阶单环理想SDM在OSR=128时的仿真结果当输入信号为A=0.5V，f=100Hz，OSR=128时，三阶单环非理想SDM的仿真结果如图4.6所示，此时SNDR=86.1，ENOB=14.01bits。图4.6 三阶单环非理想SDM在OSR=128时的仿真结果当输入信号为A=0.5V，f=100Hz，OSR=256时，二阶单环非理想SDM的仿真结果如图4.7所示

27、，此时SNDR=93.3，ENOB=15.21bits。图4.7 二阶单环非理想SDM在OSR=256时的仿真结果当输入信号为A=0.5V，f=100Hz，OSR=256时，三阶单环理想SDM的仿真结果如图4.8所示，此时SNDR=105dB，ENOB=17.14bits。图4.8 三阶单环理想SDM在OSR=256时的仿真结果当输入信号为A=0.5V，f=100Hz，OSR=256时，三阶单环非理想SDM的仿真结果如图4.9所示，此时SNDR=90.5dB，ENOB=14.75bits。图4.9 三阶单环非理想SDM在OSR=256时的仿真结果表6 仿真结果总结OSRPSDs of 2-or

28、der non-ideal SDMPSDs of 3-order ideal SDMPSDs of 3-order non-ideal SDMPSDs of 4-order non-ideal SDM12881.7dB/13.27-bit92.7dB/15.11-bit86.1dB/14.01-bit81.8dB/13.30-bit25693.3dB/15.21-bit105.0dB/17.14-bit90.5dB/14.75-bit-仿真结果的总结如表6所示，可以得到以下结论：1） 当OSR提高时，无论二阶还是三阶结构，SNDR和ENOB都会提高；2） 当OSR=128时，无论是理想还是非理

29、想情形，三阶结构的SNDR和ENOB要优于二阶结构；3） 当OSR=256时，SDM的延迟会对调制器性能产生影响。5 级联Mesh2-1 SDM的研究与Simulink建模仿真图5.1 3阶级联Mesh 2-1 SDM如图5.1所示为3阶级联Mesh 2-1 结构的Sigma-delta 调制器。第一级为二阶低通单环SDM，获得积分器系数的matlab程序为：% 2-order parameters of single loop SDML=2;Rstop=75;B=bw*1.2/Fs;b,a=cheby2(L,Rstop,B,high);b=b/b(1);NTF2=filt(b,a);a12=

30、a(2)+2;a11=(a(3)-1+a12)/a12;k1=1.25;k2=0.5;k3=2;第二级为一阶积分器构成的调制器，其对信号的通带增益为1，并带有一个单位的延迟。第一级与二级调制器之间为误差混合与增益电路： (11)其中为误差混合系数，为误差增益系数，为第一级SDM输入信号的转移部分，为第一级1-bit量化器引入的量化噪声。则第一级与第二级调制器的输出分别为： (12)其中为第二级1-bit量化器引入的量化噪声。图5.2 误差消除电路图5.2所示为级联SDM的误差消除电路，用于消除调制信号当中第一级的量化误差。In1为SDM第一级量化器的输出，In2为第二级量化器的输出，误差消除过

31、程可以表示为： (13) (14)在此，则最终的2-bit量化输出为： (15)由(15)式可以看出，第一级与第二级带内量化噪声得到了进一步整形与抑制，有助于提高SNDR或输出动态范围。图5.3为Mesh 2-1 SDM与误差消除电路的级联仿真框图，图5.4与图5.5为仿真结果。图5.3 3阶Mesh 2-1 SDM与误差消除电路的级联仿真图5.4 滤波抽取的时域波形图5.5 2-bit调制信号的PSD6 数字抽取滤波器的FPGA验证图6.1 基于System Generator/Xilinx FPGA的数字信号处理器设计流程图6.1所示为基于System Generator和Xilinx F

32、PGA的数字信号处理算法开发与设计实现流程。System Generator是Xilinx公司的系统级建模工具，在很多方面扩展了MathWorks公司的Simulink平台，提供了适合硬件设计的数字信号处理建模环境，加速、简化了FPGA的DSP系统级硬件设计。其主要用途体现在算法开发和模型分析、大型系统的模块设计或完整数字信号处理系统设计等。6.1 采用Chipscope 模块完成FPGA的实时验证ChipScope Pro为Xilinx公司推出的在线逻辑分析仪，其通过软件的方式具有逻辑分析仪的功能。在System Generator工具中也有Chipscope Pro模块，使用Chipsco

33、pe Pro模块进行在线调试需要在Simulink模型中加入Chipscope Pro模块，通过JTAG接口实时地进行芯片内部信号的检测。图6.2 嵌入ChipScope模块的System Generator模型，用于Decimator的仿真验证图6.2所示为Decimator的System Generator模型，并且加入了ChipScop模块，其触发信号为计数器输出，采样通道数为2，深度为4096。计数器与正弦LUT构成测试激励，采用System Generator的模块实现，因此将与Decimator一同综合成硬件代码。图6.3所示为该System Generator工程的编译方式、目标

34、器件、综合器、HDL类型和时钟模式选择等。图6.3 System Generator模块的参数配置图6.4 Decimator的内部结构图6.4所示为Decimator的内部结构，输入与输出端的两级寄存器起到缓冲输入数据与衔接内部逻辑的作用。图6.5为CIC、CFIR、HBDF1和HBDF2的内部模块组成，各模块能用pipeline实现的则用pipeline实现，以充分提高运算效率；down sample模块抽取最后一个数；在MAC FIR滤波器中，每个乘法器的抽头系数根据精度需求重新作了量化处理；尽量避免使用saturate饱和截断和round取整处理，以减少FPGA的资源占用。(a) CI

35、C 内部结构 (b) CFIR的内部部分结构(c) HBDF1的内部部分结构 (d) HBDF2的内部部分结构图6.5 Decimator各级模块的内部组成图6.6所示为Chipscope Pro的实时信号检测结果，信号波形在Bus Plot中绘制。所施加的正弦激励幅值为0.5V，频率为125Hz，过采样频率为128KHz，则经过抽取滤波后，每周期采样点数由1024变为8，实时检测结果验证了Decimator功能设计的正确性。(a) Chipscope 的工作界面(b) Chipscope的实时逻辑分析结果图6.6 Chipscope Pro的实时信号检测分析6.2 基于hardware co

36、-simulation的仿真验证PC与FPGA之间的硬件协同仿真依靠两侧的shared memory/FIFO/shared register 与Ethernet/PCIE/JTAG完成数据通信。时钟模式可以是free running异步模式：数据传输方式为基于帧结构的矢量传输模式；也可以是single stepped同步模式：PC往FPGA发送同步控制触发信号，实现单字节数据交互。图6.7 抽取滤波器的HW cosim模块图6.7所示为数字抽取滤波器的硬件协同模块，与PC之间的数据通信依靠FIFO对完成，通信链路为JTAG，时钟模式为single stepped同步模式，因此From FIF

37、O与To FIFO的数据深度为16。相应地，图6.8所示为PC与HW cosim模块构成的硬件协同仿真模型。图6.8 PC与HW cosim模块构成的硬件协同仿真环境为了进行对照组实验，搭建了如图6.9所示的统一仿真环境，包括Simulink信号源模块，单环二阶、三阶和Mesh2-1 SDM的Simulink模型，数字抽取器的Sysgen模型和HW cosim模型，以及用于数据分析检测的PSD、Scope模块。图6.9 用于Decimator行为验证的统一仿真模型其中sel0，sel1和ctrl为控制变量：sel0控制单环SDM的数据路径，在二阶SDM与三阶SDM之间选择；Decimator为

38、双通道复用方式，ctrl选择Decimator的工作模式，0表示内部轮转交替模式，1表示外部数据通路选择模式；在ctrl=0时，Decimator的内部变量S控制着轮转交替的时间间隔，且基本间隔为0.024s，即CIC与CFIR的延迟之和，或两级HBDF的延迟之和；在ctrl=1时，sel1选择Decimator的输入数据通路，第一通路与单环SDM相连，第二通路与Mesh2-1 SDM相连。通过这种复用方式，可以节省双通道SD ADC数字电路部分的面积与功耗。仿真环境的控制与DF工作模式的选择如表7所示。图6.10为内部轮转交替模式的验证结果，交替间隔为0.024s，两路信号的幅值为0.5V，

39、频率分别为50Hz与100Hz；图6.11为外部复用选择模式，此时sel1=1，输入信号幅值为0.5V，频率为100Hz。两图中示波器上通路为FPGA处理结果，下通路为Sysgen的仿真结果。表7 仿真模型的控制sel0ctrlsel1S010101T=S*0.0242-or SDM3-ord SDMInternal modeExternal modeSingle loopMesh2-1图6.10 ctrl=0时，内部轮转交替模式图6.11 ctrl=1时，外部通路选择模式Decimator的Sysgen模型如图6.12所示，Mesh2-1SDM/Error Cancellation模块当中的

40、误差消除电路如图6.13所示。图6.12 Decimator的Sysgen 模型图6.13 误差消除电路的Sysgen 模型表8-10为控制输入信号幅值、频率和SDM的类型不同时，SDM的调制输出、Decimator Sysgen模型处理结果和FPGA处理结果的PSD分析情况。可以得出以下结论：当输入信号频率较小时(20Hz)，SNDR与ENOB普遍较小；当输入信号幅值增加时，SNDR与ENOB减小；Mesh2-1 SDM的性能优于Single loop SDM；当SDM的调制信号经过滤波抽取之后，SNDR与ENOB基本不变，因此SD ADC的精度与动态范围取决于SDM的性能。表8 输入信号为

41、20Hz时，SNDR/dB与ENOB/bits的分析结果Selected SDM Type2-ord single loop SDM3-ord single loop SDMMesh 2-1 SDMAmplitude/V0.50.70.90.50.70.90.50.70.9SDMSNDR73.271.163.873.572.370.674.373.172.2ENOB11.8711.5211.5211.9111.7111.4412.0511.8511.70SysgenSNDR73.471.664.873.572.671.774.473.672.8ENOB11.9011.6010.4711.911

42、1.7711.6212.0711.9311.80FPGASNDR73.371.564.873.472.671.774.473.672.8ENOB11.8911.5910.4711.9011.7711.6112.0711.9311.80表9 输入信号为50Hz时，SNDR/dB与ENOB/bits的分析结果Selected SDM Type2-ord single loop SDM3-ord single loop SDMMesh 2-1 SDMAmplitude /V0.50.70.90.50.70.90.50.70.9SDMSNDR82.882.381.885.384.784.286.586

43、.185.7ENOB13.4613.3813.3013.8813.7813.6914.0814.0113.94SysgenSNDR84.183.682.785.785.184.886.486.085.6ENOB13.6713.5913.4513.9613.8413.7914.0613.9913.92FPGASNDR84.183.582.785.885.084.786.386.085.6ENOB13.6813.5713.4513.9613.8313.7814.0413.9913.92表10 输入信号为100Hz时，SNDR/dB与ENOB/bits的分析结果Selected SDM Type2-

44、ord single loop SDM3-ord single loop SDMMesh 2-1 SDMAmplitude /V0.50.70.90.50.70.90.50.70.9SDMSNDR81.981.581.285.084.684.286.285.885.3ENOB13.3113.2513.2013.8313.7613.6914.0313.9613.88SysgenSNDR83.182.882.684.584.283.886.185.685.1ENOB13.5213.4613.4313.7513.6913.6314.0113.9213.84FPGASNDR83.182.782.684.584.283.886.185.685.1ENOB13.5113.4513.4313.7513.6913.6314.0113.9213.846.3 Verilog HDL代码如图6.14所示为用于生成Verilog HDL代码的Decimator Sysgen模型，该模型采用双通道复用方式，并且工作模式可控。DF的主要数据路径被复用，并且每一输入通路上都有误差消除电路用于消除Mesh2-1 SDM的量化误差。这种结构的Decimator与双通道并行方式的Decimator的FPGA 资源预估对比如表11所示